作者：快思慢想研究院 田丰，每日经济新闻 朱成祥，CGTN 张蔚蓝
引言：人类历史上最昂贵的浪费
在全球最大的AI数据中心里，有一个让工程师沉默的数字：推理阶段，GPU的算力利用率往往低于30%。
花数十亿美元购置的英伟达H100，超过70%的时间在等待。等什么？等数据。
推理与训练的根本性差异，在于计算模式的不同。训练阶段的核心算子是大规模矩阵乘法（GEMM），计算强度高，GPU的Tensor Core利用率可超80%，内存带宽是瓶颈但非主导因素。推理的解码阶段则截然相反：每当大语言模型（LLM）生成一个新的词元（token），它都必须从高带宽内存（HBM）中重新加载整个模型的完整权重——Llama-70B的权重约140GB，每生成一个字，就要把这140GB在芯片之间搬运一次。矩阵乘法在推理阶段退化为矩阵向量乘法（GEMV），计算量极小，但数据搬运量极大。
学界已将这个现象精确量化：推理阶段的"算术强度"（每字节数据对应的浮点运算量）约为0.5到2 FLOPs/byte，而H100的峰值算术强度约为100 FLOPs/byte。两者相差50倍。换言之，芯片99%以上的算力潜力，被"搬运工不够快"这一个问题锁住了。
2026年，TrendForce的数据显示，高带宽内存（HBM）需求同比增速仍超过70%——行业正在用钱投票，把资金砸向内存系统，而非计算单元。华为的论文给出了更直白的数字：超过80%的AI集群能耗消耗在数据移动上，而非计算本身；超过70%的系统成本投入数据存储领域。
这是2026年AI产业的真实处境。也是理解华为“韬定律”为什么在此刻出现、为什么直击要害的起点。
一、被忽略的时间，把时延从"结果"变成"设计起点"
深度科技研究院院长张孝荣给韬定律下了一个精准的注脚："'韬定律'把时延从结果变成设计起点，用'时间缩微'替代'几何缩微'。推理时延的瓶颈不在计算有多快，而在数据等多久——这一点的改变，是根本。"他还补了一句让人心头一紧的话："推理的瓶颈已经从'存不够'变成了'搬不动'。近存计算让计算发生在数据所在的地方，本质是把数据搬运的功耗和时延抹掉。"
这个改变，听起来像是表述方式的调整，实则是工程哲学的根本重构。
长期以来，摩尔定律给了半导体行业一个"黄金方程"：晶体管数量翻倍，成本减半。这个公式在28nm节点之前成立；在7nm节点开始动摇；在3nm之后已经反转——每颗晶体管的制造成本不再下降，在部分节点甚至在上升。王立新（北京邮电大学教授）把它比作一条工厂流水线：过去60年，行业主要做一件事——把工人（晶体管）塞得更多、道路修得更窄。芯朋微董事长张立新用另一个维度补充了这个比喻："摩尔定律是往流水线上塞进更多工人来提高效率；韬定律是优化路径、加快零部件的周转来提高效率。他进一步指出，先进封装只是实现'时间缩微'的物理手段之一，韬定律的核心是以信号传递时间为维度来推测行业发展。"
两个比喻合在一起，描述的是同一个现实：当继续堆工人的边际收益递减，精简物流动线的价值就浮出水面了。
在电路物理语言里，这个"物流动线"就是时间常数τ。τ = R·C，电阻乘以电容。信号每走一段导线，就积累电阻和电容，电路切换的速度随之受限。为此，华为开发了LogicFolding技术，其核心动作是打破传统二维布局的平面边界，通过重组逻辑结构缩短关键走线路径，在不依赖最先进光刻节点的前提下提升晶体管密度与性能。这正是韬定律将"制程追赶"单赛道扩展为"制程追赶＋系统创新"双赛道的工程起点。
韬定律的核心主张，是把τ——而非晶体管尺寸L——立为跨越器件、电路、芯片、系统四个层级的统一优化目标。τ还有一个广义缩减规则：每一代产品τ_{n+1} = τ_n / α，α是每代产品的τ缩减倍数，因场景而异——在功耗受限的手机端约为每年1.3倍；在安全关键的自动驾驶场景约为每年1.5倍；而在AI工作负载中，由于算力直接转化为经济价值，α最高可达每年10倍。摩尔定律用一把尺子量所有场景；韬定律给不同场景配了不同的刻度，这是它比摩尔定律更精确、也更灵活的地方。
芯和半导体副总裁仓巍将这个突破的工程意义表述得尤为精准："韬定律给工艺工程师、架构师和系统设计师提供了同一把尺子，让他们围绕同一个量、用同一套单位展开协同优化，而不是各自在本层独立优化、各扫门前雪。"这是自1974年丹纳德定律以来，第一次有人给整个计算栈建立共享的优化语言。
何庭波在论文结语中也承认："这是自丹纳德之后，第一个为整个计算栈建立共享优化目标的缩放原理。"
黄仁勋在英伟达内部有过一个与此高度一致的判断："算力的价值由吞吐量决定，而吞吐量越来越多地被系统架构和互连效率决定，而非单纯由制程节点决定。"两句话，是同一个产业洞察的东西方表达。
二、3把手术刀：逻辑折叠、近存计算、灵衢总线
韬定律是一套从芯片内部一直延伸到数据中心机架的工具体系。它的三把主要手术刀，分别作用于不同的解剖层次。
第一把：逻辑折叠，把电路"立"起来
在传统平面芯片设计中，逻辑门铺展在一个有源层上，关键路径的走线越长，寄生电阻R和电容C越大，时钟频率的天花板随之降低。逻辑折叠的动作直观而有力：把平铺在一层的逻辑电路，按关键信号路径重新分配到两个或多个垂直有源层，层间通过间距仅1.5微米的超短TSV直接穿越——这个间距，比芯片封装级别的TSV间距短了几十倍，信号寄生参数的压缩是数量级的。
麒麟2026的实测数据是迄今最有力的存在性证明：晶体管密度从155 MTr/mm²跃升至238 MTr/mm²（提升53.5%）；P核能效提升41%；关键路径走线缩短约30%，寄生电容电阻同步降低；时钟缓冲器数量削减50%，时钟抖动降低25%；SRAM工作频率提升超40%——最后这个数字对AI推理的意义尤为关键，因为片上SRAM的读写速度，直接决定了KV Cache（键值缓存）的吞吐效率，而KV Cache正是长文本推理中最关键的延迟来源。
上述所有性能提升，发生在制程节点没有任何变化的前提下。摩尔定律鼎盛时期，密度翻倍约需24个月；本次在固定制程内通过设计创新实现53.5%的密度提升，时间周期是一代产品。这等效于在不购置任何新光刻机的情况下，拿到了约3年的摩尔定律红利。
此处必须厘清一个常见的混淆：逻辑折叠经常被误解为"3D封装的变种"。张孝荣给出了最清晰的区分："逻辑折叠是设计端的降维打击，2.5D封装是制造端的被动拼图。前者在图纸上就缩短了物理距离，后者在封装时尽量贴近。这两者的根本区别在于——逻辑折叠改变信号走多远，2.5D封装只改变芯片靠多近。"
台积电CoWoS（2.5D）将HBM和GPU横向并排在硅中介层上——HBM3e的芯片间带宽达到1.2TB/s，但两颗芯片依然是物理上分离的独立die，封装级互联的信号路径以百微米到毫米量级计，RC延迟远高于片内互连。英特尔Foveros（3D）通过TSV垂直堆叠多颗独立die。两者解决的都是"芯片之间"的通信问题。
逻辑折叠针对的是"芯片内部"：将单颗die内部的逻辑门在纵向空间重新分布。用田丰的表述："封装是连接已成型的die，逻辑折叠是重新布局die内部的逻辑门。两者互补而非替代——逻辑折叠压缩的是'片内思考的速度'，先进封装扩展的是'芯片间沟通的带宽'。"
还有一个关键的经济账：台积电CoWoS和N2制程是配套的，拆开任何一个，收益都大幅下降——这意味着先进封装的效益深度绑定于先进制程。而逻辑折叠在华为当前的6nm/7nm制程上即可实现单代55%的密度提升。张孝荣将这个特性概括为："'韬定律'本质是用系统集成度换器件微缩度，它打破了'唯制程论'路径依赖，让华为实现了战略突围。"
戈登·摩尔1965年的洞察是"密度的提升带来成本的下降"。韬定律在同样的密度提升目标下，将成本函数从"制程节点投资"替换成了"设计方法论投资"——对中国大量已建成的6nm/7nm产能而言，逻辑折叠等效于让现有产线的产出价值大幅提升，无需等待下一代光刻机。
第二把：近存计算——把工厂搬到原料旁边
如果说逻辑折叠解决的是"片内数据跑多快"，近存计算（Near-Memory Computing）解决的是"内存和计算单元之间的数据搬运"。
推理的本质困境已如前述：每生成一个token，就要把整个模型权重从HBM加载到GPU计算核心。数据搬运量极大，计算量极小，导致GPU算力被大量闲置。近存计算的工程逻辑简单直接：既然数据必须移动，就把计算搬到数据旁边，而非把数据搬到计算单元。
Samsung HBM-PIM（Processing In Memory）已有商业实践，在HBM logic die内直接放置计算单元，在ResNet-152等任务上，PIM架构能效比达到30 TOPS/W，是传统架构的10倍以上。
韬定律的价值，在于将近存计算从"实验室概念"纳入"量产路径"。韬定律在器件层优化晶体管和互连的寄生电容，直接降低了单比特存取的能耗和时延——这是近存计算能效提升的物理基础。芯片层通过"软件、架构、芯片"全栈软硬协同设计，实现对指令流和数据流的细粒度控制，让计算在最接近数据的地方发生。四层协同框架天然将近存计算纳入τ优化目标，而非将其作为一个孤立的技术点堆砌。
第三把：灵衢总线——把整个机架变成一颗"超级芯片"
近存计算在单颗芯片层面已有效果，但大模型推理需要TB级内存，意味着必须将近存计算扩展到多芯片乃至多机架的系统级。这是灵衢总线（Unified Bus）的战场。
灵衢总线的核心设计是统一内存编址（Unified Memory Addressing）和原生内存语义（Native Memory Semantics）：它允许计算单元以接近本地内存的延迟访问远端内存节点中的数据，将多机架AI集群在行为上渐近于一颗统一寻址的超级芯片。测量结果是：端到端远程访问延迟从基于TCP/IP协议栈的数十微秒，压缩至约100纳秒，降幅约500倍。
Atlas 900超节点从2025年3月开始交付，截至发布时已商用部署超过300套——这是灵衢总线从论文走向现实的工程证明。
这个方向与2026年全球资本涌向CXL（Compute Express Link，一种开放的行业标准高速缓存一致性互联协议）存储架构的产业逻辑高度吻合：行业正在集体押注，把内存系统做得更像一个统一的整体，而非分散的孤岛。华为的灵衢总线，是这个产业方向在中国技术生态中最系统化的落地实践。
黄仁勋在英伟达的发展历程中一直坚持一个原则："不只卖芯片，而是卖系统。"韬定律将这个"系统"的边界，从PCB级延伸到了晶体管寄生电容级——在同一个时延目标函数下，统一优化从原子尺度到数据中心机架的每一个环节。
三、4层协同：乘法效应，而非加法堆砌
逻辑折叠、近存计算和灵衢总线，并非三个独立的技术点线性叠加，而是在同一个τ目标函数下形成相互增强的闭环：器件层减小寄生电容→电路层缩短走线长度→芯片层软硬协同实现指令流和数据流细粒度控制→系统层灵衢总线消除跨节点通信死锁。四层优化彼此咬合，效果是乘法，不是加法。
这对AI推理用户体验有两个最直接的影响：首token延迟（TTFT）和单token生成速度（TBT）都直接受益于全链路τ的压缩。TTFT决定了用户发出问题到看到第一个字的等待感；TBT决定了AI"流畅说话"还是"一顿一顿"的体验差异。这两个数字，是推理服务商2026年激烈竞争的核心战场。
在商业层面，AI推理已进入"成本决定胜负"的阶段。推理服务商2026年OPEX（运营支出）结构中，电力成本占比超过30%，而这些电力的主体消耗在数据搬运，而非浮点计算。韬定律从器件层（降低单比特读写能耗）到系统层（减少跨节点数据搬运次数），在四个层级同步压缩数据移动的能耗。这意味着基于韬定律路径的AI推理集群，能效比的提升是全链路协同优化的结果，而非单一技术点的改善。
韬定律的受益场景，远不止于AI服务器。在自动驾驶等安全关键场景，τ的缩减有着更刚性的物理意义：一辆以100km/h行驶的车辆，每1毫秒的额外决策延迟，对应约2.8厘米的额外制动距离。这里没有"体验差异"，只有"安全裕量"。这是韬定律产业应用中需求最刚性、最不需要说服的终端场景。
四、约束的另一面，被逼出来的先发优势
华为为什么能在2026年发布这套方法论？这个问题的答案，与钱学森1956年回国后在一个小房间里回答的那个问题有着奇妙的历史呼应。
"陈赓问我：'中国人能不能搞导弹？'我说：'为什么不能搞！外国人能搞，我们中国人就不能搞？难道中国人比外国人矮一截！'"
钱学森在系统工程理论中反复强调一个判断："系统工程是要解决具体实际问题的，是讲实干的，是要改造客观世界的。"而关于约束，他的判断更为精准：约束条件本身就是系统设计的输入，不是障碍。复杂系统的真正突破，往往是在约束框架内扩展了优化维度，而非试图消除约束本身。
华为面对的刚性约束是：制程节点被锁死在7nm左右，ASML的EUV光刻机（单台造价约4亿美元）购不到，GPU买不来。2025年4月，H20被无限期暂停出口许可，英伟达单季度为此计提约55亿美元减值，中国AI产业的高端训练算力实际面临断供。在H20断供之前，中国AI产业的普遍策略是：用受限的GPU凑合跑训练，同时押注国产替代的迭代速度。H20断供之后，这条"凑合路"基本关闭。
国产算力适配的真实成本，一组数字说明了一切：DeepSeek V4为完成全链路国产化适配，需要重写超过40万个算子，单轮训练成本从V3的约587万美元飙升至估算约5亿美元——国产算力的软件生态适配成本，直接将训练开销扩大了近百倍。这个成本鸿沟，软件优化只能弥补一部分；另一部分，必须依靠在芯片硬件层提升单位算力密度。逻辑折叠，正是在制程禁运约束下提升国产AI算力密度最直接的硬件路径。
在这个约束集合中，华为用了6年时间，在约束内部找到了可优化的自由度：三维空间的垂直维度。其结果是381款量产芯片——覆盖移动、AI、汽车、工业、数据基础设施的完整产品矩阵——成为韬定律从"方法论"升格为"工程事实"的证明。
这种"被逼出来的先发优势"在产业史上有先例。日本在20世纪70年代因美国技术封锁转向DRAM自主研发，最终在制程赶上之后迅速建立起存储器的全球主导地位。中芯国际创始人张汝京曾强调，芯片产业需要的是"完整生态，而非单点突破"——韬定律所指向的EDA工具链、先进封装、测试标准三个方向，恰恰是中国半导体产业链当前最需要补齐的系统性短板，也是整个产业链最具结构性价值的布局方向。
何庭波选择在IEEE ISCAS这一全球顶级学术平台发布韬定律，并以预印本论文同步公开，是主动寻求国际验证，而非单边宣布。摩尔定律1965年在《电子学》杂志发表，被英特尔采纳为产品路线图规划工具后，才获得真正的产业约束力。韬定律的可验证量化数据——238 MTr/mm²（+53.5%）、P核能效+41%、频率3.1GHz——是对全球工程师最强的说服语言。一个有具体数字支撑的原则，远胜于任何宣言。
胡延平（上海财经大学教授）对此有一个清醒而开放的判断："半导体产业正处于AI驱动的重要拐点，必须有人发出拐弯信号。包括华为在内的企业，敢于提出新范式、值得鼓励，但最终的检验标准仍将是真实世界的验证。"
从战略层面看，田丰有一个最终的概括："'韬定律'的战略价值在于将'约束'转化为'定义权'。摩尔定律是台积电、ASML、英特尔联合主导的几何微缩路径，参与者必须采购EUV、追赶制程节点，定义权在西方上游设备商手中。韬定律将竞争维度转移到系统级时间常数τ，在这个新维度上，中国现有的6nm/7nm制程是有效起点，而非落后标志。"
任正非2019年曾说："我们可以做出比别人更好的芯片。"这句话的底气，今天看来，恰恰来自系统架构层面的深度积累——不依赖制程领先，而依赖整体优化深度。他还有另一句话："我们的解法不一定要从正面突破，可以从侧面找到另一个制高点。"韬定律，是这两句话在2026年的芯片工程实践。
五、等待验证的三个关键节点
韬定律现在是一个"存在性证明+路线图承诺"的组合体。存在性证明（麒麟2026）是真实的；2031年等效1.4nm密度的路线图承诺，是待验证的。
决定这个承诺能否兑现的关键节点有三个：
2026年秋季： 完整搭载逻辑折叠技术的新一代麒麟芯片量产，同期昇腾950DT将提供韬定律在AI加速端的最新实践样本。外部评测机构的独立功耗和性能数据，是第一个可信验证点。麒麟CPU性能核频率路线图已经公开——从2023年的2.6GHz、2024年的2.65GHz、2025年的2.75GHz，到2026年跃升至3.1GHz，2027年3.39GHz，2028年3.71GHz，2029年突破4GHz。这是一张不依赖制程升级的频率路线图，历史上第一次有人公开展示这样的曲线。背后还有一个消费者感知层面的数字：麒麟SoC在典型使用场景下的整体能效，预计在三至五年内提升1倍以上。
2028-2029年： 混合键合间距能否从当前的1.5μm持续收窄至sub-1μm，折叠层数是否从2层扩展至3层，决定密度曲线能否向400+ MTr/mm²延续。
2030年前后： 昇腾990将逻辑折叠引入AI加速器。AI加速器功率密度比手机芯片高出一个数量级，这是热管理和功率密度约束下的真实压力测试——移动端可行，不等于数据中心端同样可行。
何庭波在论文中坦承：未来十年的方向已经明确，但"工具链、标准、基准、器件物理和经济模型，都需要超越任何单一公司的贡献"。这是对韬定律从"华为能做"走向"行业可做"的清醒判断——EDA工具链的三维原生化、封装工艺的前道化、τ-profile benchmark的标准化，是接下来五年最关键的三块拼图，也是整个产业链最值得布局的方向。
尾声，科学无止境
钱学森离开美国时留下了一句话，他说他回到中国，"打算竭尽努力，去帮助中国人民建设自己的国家，使我的同胞能过上有尊严和幸福的生活"。
他还说过："我不会向英国《Nature》投稿，也不会向国外任何刊物投稿，他们可以译登我在国内发表的文章。"
他说过："一个科学技术工作者没有自满的时候，客观世界的事物千千万万，总有我们还不了解的东西，不能停步呀！"
而在无数草稿纸的页边空白处，他写下的口头禅只有六个字：
Nothing is final !!!
这三个感叹号，道尽了一位科学家对确定性的警惕，和对可能性的敬畏。韬定律，是一条还在行进中的路。它已经证明了方向的存在，但终点尚未到达。GPU利用率低于30%的问题仍在，数据搬运的能耗仍占集群总能耗的80%以上，EDA工具链的三维化仍是全球最难啃的骨头。
但路已经开始走了。381款量产芯片，每一款都是一步脚印。
Nothing is final. 这正是这件事，最值得期待的地方。
参考文章：CGTN《From geometry to time: Decoding Huawei's Tau (τ) Scaling Law》
每日经济新闻《专家解析华为“韬定律”：直指破解AI推理“数据搬运”瓶颈》朱成祥
数据来源：何庭波论文《A Time Scaling Theory for Multi-Layer Electronic Systems》（ChinaXiv:202605.00224v1）；每日经济新闻、时代周报、上海证券报专家访谈（田丰、张孝荣、仓巍、张立新、胡延平）；TrendForce HBM市场数据；三星HBM-PIM能效数据；华为Atlas 900超节点商用数据；ISCAS 2026英文报道。所有判断独立推导，不含虚构内容。
出版社：人民邮电出版社
作者：田丰
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通俗化解读AI的原理、特性和四大发展规律、提供AI赋能商业、引发新质生产力变革的一手案例分析。既有宏观视角的全局观照，又有各行业应用层面的下探记录，聚焦AI的原理与实践、现在与未来，是当下AI应用的全景图、更是身处AI技术浪潮之中的探路书。
