这两天科技界谈论最多的就是英伟达创始人黄仁勋辞职。但抛开行业人事震荡，黄仁勋在过去几年为英伟达乃至整个高性能计算行业展开的布局，其实非常清晰：将GPU集群的算力边界，强行推入量子计算与AI基础设施的融合区。这一构想的物理载体，就是英伟达的量子-经典互联架构NVQLink。
当然，在这一赛道上，国内企业也给出了一个不错的进展。
近日，中器无量联合中国移动、中国电子科技集团公司第三十二研究所、上海交通大学、中国科学院上海光学精密机械研究所等机构在arXiv公开的最新成果提出了面向中性原子量子计算的FPGA–GPU异构实时纠错解码架构。在32 B数据包条件下，FPGA与GPU双向通信合计延迟约为2.72微秒。
作为参照，英伟达官方技术博客披露，其面向量子计算的NVQLink架构在基于以太网RDMA的通信回环测试中，平均延迟为3.84微秒。
两项数据来自不同的互联架构和测试条件——前者是特定小数据包下的PCIe直连通信结果，后者是以太网RDMA回环测试，不能简单视为整体系统性能的排名。但在量子纠错对“实时性”极度敏感的语境下，32B小包双向约2.72微秒这一结果，已经说明其在特定PCIe直连条件下，量子-经典数据通道的传输延迟已超过NVQLink水平、在该测试条件下更低的微秒级区间。
可以说，这是目前首个面向中性原子量子计算、将物理读出、FPGA预处理、GPU解码与反馈链路纳入同一实时纠错架构，并给出系统级延迟表征的方案。
量子纠错真正的瓶颈，在GPU的“门前”
要理解这2.72微秒的意义，需要先回到量子纠错的基本流程。
量子比特极易受噪声干扰。系统需要不断对辅助比特进行测量，把测量结果送入经典解码器，由算法推断“哪里出了错、该怎么修”，再把修正指令送回量子硬件。这个过程必须在量子态退相干之前完成。对于部分依赖中间测量结果的量子电路，解码结果如果来得太晚，计算就会停下来等待。
在超导路线上，这个时间窗口通常在微秒量级。而中性原子路线的纠错周期目前处于毫秒量级，经典处理拥有更宽裕的窗口。但这并不意味着可以慢。随着纠错码距增大、物理比特规模上升，每一轮测量产生的数据量在增加，解码算法的复杂度也在提高。如果数据传输本身消耗了太多时间，留给真正解码计算的余量就会被压缩。
换句话说，GPU算得再快，数据送不进去，等于白算。
中器无量团队的做法，是把FPGA和GPU的职责拆开：FPGA在测控端负责前端图像处理和信息整理，GPU在主机侧负责运行解码算法。连接两者的，是一条基于PCIe的GPUDirect RDMA路径。
图1:针对中性原子处理器的实时量子纠错反馈处理流程
这个技术的核心逻辑并不复杂：让FPGA把数据直接写入GPU显存，绕开主机内存的中转，也绕开CPU的参与。在传统路径中，数据需要先从FPGA搬到系统内存，再由CPU调度复制到GPU显存，每一次“搬运”都意味着额外的延迟和抖动。GPUDirect RDMA把这个中转环节拿掉，数据从测控端到GPU的路径被截直了。
团队在32 B到1 KB的数据包范围内，对每种尺寸做了10000次独立传输测试，FPGA到GPU、GPU到FPGA两个方向的单向延迟均低于2微秒。32 B数据包的双向合计延迟约为2.72微秒。
这2.72微秒，本质上是在为后续的解码计算“腾时间”。
为什么选择把解码核心放在GPU侧？
如果只关注通信延迟，这项工作的意义容易被低估。更值得注意的，是架构层面的取舍。
目前量子纠错仍处于多方案并行阶段：重复码、色码、表面码各有适用场景，解码算法也从查找表、BP-OSD延伸到基于神经网络的AI解码器。不同纠错码对经典计算资源的需求差异很大，而量子硬件的噪声特征在系统规模扩大后也会发生变化。
一种常见的工程思路，是把解码算法固化到FPGA逻辑里，换取确定性的低延迟。但代价是，一旦纠错方案调整，硬件逻辑就需要重新设计。中器无量团队是把解码核心保留在GPU侧，通过软件更新来适配不同的纠错码和噪声模型。
这相当于在架构层面预设了一个“可迭代”的接口：量子纠错方案演进时，经典处理系统不需要推倒重来，换一套算法、更新软件栈，就能跟上。
论文中评估了三类组合：重复码与查找表解码、色码与BP-OSD解码、旋转表面码与AI解码。团队重点测试了面向旋转表面码的循环Transformer解码器。
在AI解码的配置下，团队将Transformer结构的解码器部署到GPU上，利用测量记录中的时空关联来推断错误。结合硬件实测与电路级噪声模拟，在码距为7的旋转表面码、AI解码器配置下，从荧光曝光结束到解码结果输出，平均开环处理延迟约为0.76毫秒，与中性原子平台的毫秒级纠错周期相匹配。
从架构外推，这套FPGA-GPU异构实时纠错链路还有一层更长期的工程价值：它把解码器保留在GPU侧，用软件定义方式支持查找表、BP-OSD和AI解码器。这意味着同一套数据通道不仅能服务当前量子纠错，也有条件承接量子人工智能场景中的量子-经典协同推理。
图2:面向模块化实时解码的FPGA–GPU架构
2.72微秒的参照系：NVQLink在解决什么问题
英伟达NVQLink的3.84微秒，放在这个语境下看，不是简单的竞速对手，更像是一个行业参照系。
NVQLink的定位是开放式的量子-经典互连架构，底层传输基于RDMA over Converged Ethernet（RoCE），目标是把不同厂商的量子处理器与GPU加速计算节点连接起来。它的3.84微秒是在“无QPU回环”条件下测得的通信延迟，衡量的是以太网RDMA路径本身的响应能力。
中器无量此次的2.72微秒，则是在PCIe直连、FPGA与GPU显存直接交互的特定架构下测得的结果。两者的传输介质、协议栈和测试边界不同，直接比较数值高低并不构成有意义的性能判断。
图3:实测FPGA–GPU传输延迟
但从产业竞争角度看，量子计算的工程竞争，正在从“量子芯片本身”向“量子与经典系统之间的协同效率”延伸。
在这个延伸出来的战场上，延迟每降低一微秒，都意味着纠错循环可以跑得更紧凑，意味着量子处理器因等待经典反馈而空转的时间更短。
从一条数据通道，看系统工程的门槛
从产业化视角看，中器无量这项工作的价值不在于单点指标的刷新，而在于把前端读出、低延迟互联和多类解码算法放进了同一套可测量、可评估的处理流程里。
量子计算机从实验室装置走向算力设备，需要测控、通信、经典算力和算法团队在同一套架构下协同。中国移动、中电科相关研究所与高校、科研院所的联合参与，本身也说明这类问题的解决方式：它不是某一家公司闭门造车的产物，而是跨领域工程能力的一次对接。
当然，从参与单位也可以看出，本次成果完全是一个全国产化的自主可控方案。
总之，2.72微秒的数据通道，是这条系统工程路径上的一个具体刻度。接下来的问题是，当纠错码距继续增大、解码任务变得更重时，这套架构能否保持延迟的确定性，能否在更大规模下继续“跟得上”量子硬件的节拍。
对于中性原子路线而言，毫秒级的纠错窗口提供了一个相对从容的工程空间。但窗口再宽，也经不起数据在门外反复排队。把数据送进去的速度，正在成为量子计算从“能算”走向“能持续算”的一道隐形门槛。
论文：An Architecture for Real-Time Quantum Error Correction with Neutral Atoms
英伟达数据来源：https://doi.org/10.48550/arXiv.2510.25213
