大约二十年前，我曾与侯克林、 LC Lu以及台积电PDK团队合作，为新兴的EDA和IP公司开发参考流程。这便是OIP的前身。能由LC Lu这样拥有深厚研发经验的人士来领导台积电设计与技术平台，这的确是一项莫大的荣幸。
人工智能给半导体设计人员带来了两个相关的难题：他们必须提供更强大的计算能力用于训练和推理，同时还要控制能耗和成本。台积电LC Lu博士在台积电开放创新平台论坛上的演讲阐述了一种应对方案，该方案围绕更高效的晶体管、更紧密的逻辑和存储器集成、更大的多芯片封装、光连接以及人工智能辅助的芯片设计展开。
核心挑战在于单位能量的有效做功。人工智能系统的成本不仅取决于处理器计算速度，还取决于其功耗和数据接收效率。训练模型需要大量的计算资源。将模型提供给用户则会带来不同的负担：每个生成的令牌都会消耗处理能力、内存访问和通信资源。随着推理使用量的增长，即使每个令牌的能耗略有降低，也能对整个数据中心产生显著影响。
台积电策略的第一步是持续改进工艺。新的半导体工艺可以提升功耗、性能和面积，这三项指标通常简称为PPA。本次演讲将探讨纳米片晶体管和设计技术协同优化，即工程师将电路设计和制造技术相结合进行优化。晶体管本身并不能决定芯片的效率。标准单元布局、布线、器件放置以及特定工作负载的需求都会影响最终结果。台积电表示，其NanoFlex系列产品为设计人员提供了多种选择，有助于平衡性能和能效。
这些选择至关重要，因为人工智能硬件并非千篇一律。为追求极致速度而设计的组件，其电路布局可能与为降低功耗或缩小面积而设计的组件截然不同。即使在同一个系统中，设计人员也可能根据不同的需求，在速度至关重要的场景和速度要求较低的场景中使用不同类型的单元。因此，任何声称新的制造工艺能够自动降低所有人工智能工作负载成本的说法都存在实际局限性：设计人员仍然需要将工艺的优势转化为实际可用的产品。
路线图的第二部分超越了单个芯片的范畴。人工智能处理器需要与高带宽内存（HBM）交换海量数据。如果计算速度提升而内存访问速度没有相应提高，处理器就可能需要花费时间等待数据。通过先进的封装技术将内存靠近计算单元，可以增加两者之间的可用带宽，并降低传输每个数据位所需的能量。本次演讲探讨的是一种内存技术的层级结构，而非单一的通用替代方案，这反映了容量、带宽、延迟和功耗等方面的不同权衡。
先进封装技术还允许设计人员将多个计算芯片集成到一个系统中。台积电的CoWoS技术就是这种技术的例证，而其3DFabric产品组合则包含三维堆叠技术。其优势在于规模：工程师可以将比传统芯片上容纳的更多的逻辑和存储器集成在一起。难点在于，封装尺寸、电气连接、散热、供电、测试和制造良率等都成为系统级设计问题。台积电在2026论坛资料中指出，3DFabric和先进封装技术与其前沿工艺一起，是未来人工智能设计的关键组成部分。
随着系统规模的扩大，系统间的通信成为另一大制约因素。此次发布会重点介绍了台积电的紧凑型光引擎——COUPE，认为它是实现高带宽、高能效网络的一条有效途径。光链路利用光来传输信息，在电链路功耗高昂或难以远距离扩展的情况下，光链路可以发挥重要作用。但这并不意味着芯片内部的每一根导线都会消失。而是意味着设计人员需要在每个层面上寻找合适的连接方式——从芯片内部的电路到大型人工智能系统之间的通信。台积电在其2026论坛上重点介绍了共封装光器件等技术。
本次演讲的另一个主要主题是设计效率。更复杂的流程和软件包意味着工程师需要做出更多决策，并且他们的设计必须满足更多条件。电子设计自动化 (EDA) 工具已经能够将电路图转化为物理布局，并检查其是否可制造。本次演讲介绍了一种面向人工智能的设计赋能套件和基于代理的工作流程，这些套件和工作流程可以帮助优化布局布线、识别和修复设计规则违规、迁移现有设计，并将三维芯片架构的描述转换为标准设计格式。
这些都是至关重要的任务，但自动化的评判标准不应仅仅局限于工具的响应速度，而应以最终设计的质量为准。任何拟议的变更仍需满足电气、热学、时序和制造方面的要求。人工智能代理可以生成多种方案并全天候重复运行工具流程；工程师和经过验证的设计工具必须确认最终结果有效。台积电表示，与生态系统合作伙伴共同构建自主人工智能工作流程是2026年论坛的重点，而其已建立的开放创新平台则整合了设计工具、知识产权和制造指导。
在这种情况下，共享设计描述至关重要。LC Lu 探讨了3Dblox，它是一种描述复杂多芯片架构的方法，使不同的工具和组织能够基于一致的信息开展工作。台积电此前已推出用于三维芯片设计的 3Dblox，旨在提高设计工具之间的互操作性。对于由多个芯片组装而成的封装，这种通用表示方法可以降低团队对连接或物理布局做出不兼容假设的风险。
总而言之，人工智能的发展越来越依赖于改进整个计算系统，而不仅仅是提升单个处理器的速度。内存带宽、封装集成、网络、能源供应以及产品设计和验证所需的时间都可能成为制约因素。台积电的报告将这些制约因素描述为相互关联的工程问题：改进芯片、缩小组件间距、提高数据传输效率，并帮助设计人员应对由此产生的复杂性。
（来源：编译自semiwiki，谢谢）
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