AI芯片对内存带宽的需求，正在把HBM推向新的技术阶段。
从HBM3到HBM4，再到HBM4E，HBM不断通过增加I/O数量、提升引脚速率等方式提高数据传输能力。但随着GPU芯片规模越来越大，封装基板上的连接空间也逐渐成为限制因素。继续单纯增加引脚，已经不是一条容易走通的技术路线。
三星在Hot Chips 2026上的技术展示，透露了HBM下一代产品HBM5的一种新思路：不增加引脚数量，而是让每一根引脚跑得更快，同时对DRAM内部结构、硅通孔和PHY进行全面升级。
根据这份资料，HBM5将引脚数量维持在2048根，与HBM4E相同，但单引脚传输速率将从14Gbps提升至超过28Gbps。换句话说，仅靠提高单引脚速率，就有望将整体带宽提升至接近两倍。
这背后并不是简单地提高信号频率，而是一场从存储单元到数据传输通道，再到基础裸片的系统性改造。
可以把HBM5理解成一家需要在不扩大收银通道数量的情况下，将商品处理速度提高一倍的超市。
HBM4已经将I/O引脚数量从此前的1024根增加到2048根，相当于增加了一倍的数据传输通道。但GPU封装边缘可用于连接HBM的空间有限，也就是所谓的封装边缘资源（Shoreline）存在物理约束。如果继续通过增加引脚数量来提高带宽，势必面临更大的封装设计压力。
因此，HBM5选择了另一条路线：保留2048根引脚，让每一根引脚承担更多的数据传输任务。
第一步：增加DRAM Bank数量。
引脚速率提高一倍，并不意味着DRAM内部的数据读取能力也能同步提高一倍。毕竟，存储阵列本身存在访问速度和内部并行度的限制。
为了解决这个问题，HBM5需要增加内部并行处理能力。按照资料中的估算，HBM5可能将每层DRAM Die中的Bank数量增加至HBM4E的两倍。
这样一来，更多Bank可以并行提供数据，避免外部接口速度提高后，内部存储单元却无法及时供数。
第二步：TSV数量同步增加。
DRAM内部能够提供更多数据，还需要有足够的通道将这些数据传输出去。
这里就涉及TSV（硅通孔）技术。TSV负责在HBM堆叠的不同Die之间传输数据和电源，是实现多层DRAM垂直互连的关键。
随着HBM5内部数据吞吐量提升，TSV也需要相应扩充。资料预计，HBM5的TSV数量将达到HBM4E的两倍，以满足更高的数据传输需求。
第三步：PHY重新设计，缩短数据传输路径。
这是HBM5此次升级中另一个值得关注的变化。
PHY（物理层接口）负责驱动和接收I/O引脚上的高速信号。既然每根引脚的传输速率从14Gbps提高到超过28Gbps，PHY也必须进行相应升级。
三星展示的方案中，HBM5将PHY移动到了Base Die的边缘位置。
这一调整看似只是布局变化，却有着实际意义。根据三星披露的数据，PHY到GPU之间的数据传输路径可以从此前约5.5毫米缩短至约2毫米。
更短的信号路径，有助于改善高速信号传输条件，也为更高的引脚速率提供支持。
不过，速度提升也带来了新的问题：功耗和散热。
资料显示，HBM5 PHY的功耗可能超过HBM4E的4倍。随着PHY工作频率大幅提高，局部热量集中将成为设计中不可忽视的问题。
为了解决这一问题，供应商正在引入一种新的散热结构——Thermal Chimney（热通道）。这一结构布置在PHY上方，主要用于帮助热量从局部热点区域导出，缓解高速PHY带来的热管理压力。
这意味着，HBM5的竞争已经不只是DRAM存储单元和传输速率的竞争，还延伸到了Base Die布局、先进互连以及封装散热等多个环节。
从技术路线来看，HBM5的核心思路其实很清晰：当GPU封装边缘的引脚资源越来越紧张，继续增加I/O数量的空间受到限制，HBM就必须转向提高单引脚传输速率，并同步提升内部存储并行度和垂直互连能力。
HBM5真正值得关注的地方，不只是带宽翻倍，而是在不增加引脚数量的情况下，通过整个堆叠架构的协同升级，继续挖掘HBM的带宽潜力。
当然，更高的传输速率也意味着更高的功耗和散热压力。如何在带宽、能效与热管理之间取得平衡，将是HBM5走向实际应用必须面对的挑战。
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