日本铠侠公司已将下一代NAND闪存的量产列为明年的首要任务。这被解读为该公司旨在迅速缩小技术差距的战略，因为三星电子和SK海力士等日本国内企业都在推迟下一代NAND闪存的商业化进程。
据业内人士23日透露，铠侠计划明年量产第十代（BiCS 10）NAND闪存。
铠侠（Kioxia）是一家主要的日本NAND闪存制造商。根据市场研究公司TrendForce的数据，铠侠在去年第四季度的全球NAND闪存市场排名第三，市场份额为14.1%，排在三星电子（28.0%）和SK海力士（22.1%）之后。
据评估，该公司也在快速提升其技术能力。铠侠在最近的财报中表示，其2026财年（2026年4月至2027年3月）的优先战略之一是“推出第十代BiCS NAND闪存”。最近一个季度的资本支出也集中在第八代和第十代NAND闪存上。
NAND闪存通过垂直堆叠更多存储单元（最小的存储单位）而不断发展。铠侠（Kioxia）应用了其专有的单元堆叠技术BiCS（位成本可扩展）。第十代BiCS堆叠了332层，与上一代（218层）相比，单位面积数据存储容量提高了59%，数据传输速度提高了33%。
然而，铠侠（Kioxia）第十代NAND闪存的量产规模仍有待观察。一位半导体行业人士解释说：“铠侠最初计划最早于去年下半年开始投资第十代NAND闪存，但目前尚未收到任何订单。”他补充道：“具体细节预计将在今年下半年左右更加明朗。”
如果铠侠真的开始量产第十代NAND闪存，预计它将更快地缩小与三星电子和SK海力士的技术差距。韩国国内企业也在研发第十代NAND闪存，但尚未进行实际的量产投资。
三星电子原计划今年量产430层的第十代NAND闪存，但该计划至少推迟到明年。据信，这主要是由于第十代NAND闪存的技术难度较高以及市场需求所致。
一位知情人士表示：“三星电子正在考虑何时投资以过渡到第十代NAND闪存，尚未公布具体的设备订单计划。SK海力士的情况也类似。”
开发 1Tb 3b/Cell BiCS FLASH™ 第 10 代产品
在国际计算机科学与技术大会 (ISSCC2025) 上，Kioxia 公司和 Sandisk 公司联合推出了第十代产品。该产品是高密度 3D 闪存，容量可扩展至 29Gb/mm。2该产品采用 332 条堆叠式世界线，并运用了我们的布局优化技术，实现了 1Tb 产品中最高的位密度和最小的芯片尺寸。除了引入 Toggle DDR 6.0 之外，我们新的接口 (IF) 电路和读取操作方法还实现了 4.8Gbps 的数据传输速率，并将读取能耗降低了 29%。以下将从三个技术角度进行简要介绍。
该产品采用了与传统产品相同的CBA（CMOS直接键合阵列）架构。但是，其四个平面沿垂直方向排列。这与之前的产品有所不同。这种布局减少了粘合垫（BP）的面积，并且使悬垂面积减少了一半。（图 1(a)）。如图 1(b) 所示，最低薄层电阻层应用于存储单元阵列芯片和 CMOS 芯片的顶层金属层，并且这些层与 BWWPC 有效连接。（用于晶圆间电源连接的焊盘）。这种强大的电源网络可实现电路紧凑化，从而提高面积效率并改善电路性能。
图 2(a) 展示了采用非匹配 DQS 的 IF 架构。该架构新采用了每路P输入参考训练(PPVT)技术，用于为每个 DQ 的输入接收器选择最佳参考信号，以及带有数据驱动自复位 (DDSR) 电路的双向时间交错判决反馈均衡器( 2TI - DFE ) 。图2 ( b) 展示了带有DDSR的 2TI-DFE 的原理图，图 2(c) 展示了其时序图。4TI-DFE 是 DRAM 接口中常用的提高数据输入裕量的技术，但它需要为每个 DQ 配备 4 个读出放大器 (S/A) 电路，这会导致能耗和面积开销的增加。本产品新引入了 DDSR 电路，它可以保持判决信号，OPO、OMO到 1PE和1ME通过三输入与非门检测到的变化，避免了反馈误差。因此，我们通过减少交错单元的数量，实现了降低能耗和面积开销。DFE 从 4 降至 2。
图 3 显示了所有 DQ[7:0] 的 shmoo 图。我们确认 2TI-DFE 和 PPVT 对 4.8Gbps 的数据传输速率有贡献。
由于WL堆叠高度密集，未选中WL的充电是导致读取时间（tRead）和电流消耗增加的主要因素。在读取操作中。为了解决连续读取中的这些问题，我们应用了WL电压摆幅减小控制，如图4所示。在传统的连续读取中，未被选中的WL电压会在VSS和读取电压（Vread）之间变化，而读取电压是由电荷泵产生的。在本工作中，读取完第一个WL后，我们将VREAD放电至高于VSS的中间电位。然后，我们从该中间电位充电至VREAD，以进行下一次读取。由于未选中 WL 的电压摆幅较小，因此可以减少下一次读取操作的 Vread 设置时间和电流消耗。
图 5(a) 显示，我们提出的方案将 tRead 缩短了 4μs，相当于提高了 10%。图 5(b) 显示了读取能效，其中实现了显著的 29% 的提升。
我们成功开发出一种面积小、能耗低的3D闪存。该技术引入了布局优化技术，采用高度堆叠的线级结构、高速接口和低功耗电路设计。我们致力于提供高性能、大容量的闪存，并不断改进电路设计，同时努力降低功耗。
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