近期，据韩国媒体报道，三星电子在完成内部评估后，将遵从其核心客户英伟达的技术规范，采用台积电3纳米制程制造其下一代NVHBM定制高带宽内存的基础芯片（Base Die）。这是三星首次在其HBM制造环节与长期竞争对手台积电开展协作。这一“握手言和”的合作不是简单的商业合作，更像是在AI算力需求持续扩张之下，内存与先进逻辑制程加速融合不得不为之，也反映了HBM架构迭代到新阶段后，存储厂商必须面对的技术取舍与供应链博弈。
那三星为何做出这一妥协呢？根本原因是英伟达将NVHBM架构进行了变革。该变革是把定制化内存控制器直接集成到HBM堆栈底部的基础芯片之中，该基础芯片过去只是一个被动的信号桥梁，负责连接上方的DRAM堆叠与下方的GPU。但在NVHBM架构中，它开始承载逻辑功能，要在极为有限的面积内集成更多电路，同时管理功耗、信号完整性和GP之间的高速互联。英伟达称，这种设计相较标准HBM4E可将内存带宽提升最高30%，功耗降低最多15%。指标越激进，对制造工艺的要求就越苛刻。
基础芯片本质上是一颗逻辑芯片，而逻辑芯片的制造逻辑与DRAM截然不同。逻辑晶体管追求的是高速切换与功耗漏电之间的精细平衡，需要先进的鳍式场效晶体管或环绕式闸极结构、精密的布线密度以及成熟的EDA设计生态。DRAM制造的核心则是建造高耸的电容结构并极端控制漏电，其长时间的高温制程窗口本身就限制了高性能逻辑晶体管在同一晶圆上的整合。这也是为什么需要选择台积电3纳米的主要原因之一。
此外，这样设计还有另一个目标，就是统一三星、SK海力士、美光三大内存供应商的底层实现方案，让不同厂商生产的NVHBM能够匹配英伟达GPU的接口与协议要求。如果不这样做，英伟达就需要为每一家的产品单独进行验证和调试，在AI芯片迭代以季度计的竞赛节奏中，这种分散验证的成本和时间是英伟达不愿承受的。而按照英伟达制定的标准化技术框架，所有存储厂商交付的NVHBM基础晶粒，都必须采用台积电3纳米逻辑工艺制造，而堆叠上方承载存储单元的核心DRAM晶粒，则沿用第六代DRAM技术，英伟达可以用一套设计、一套验证流程来管理多源供应，大幅压缩产品导入周期。
面对这套硬性技术要求，三星权衡利弊后选择接受。一方面当然是为了保住英伟达这一AI存储最大客户的供应链席位。当前AI服务器市场对HBM需求持续高涨，NVHBM作为英伟达下一代算力平台的配套内存，属于高价值订单。如果无法满足架构规定的工艺要求，三星就会别排除在外，将市场空间拱手让给SK海力士和美光。借助台积电成熟稳定的3纳米良率与工艺能力，三星能够快速落地NVHBM产品，缩短研发验证周期，保证产品性能、接口与英伟达GPU的协同一致性。
另一方面，三星3纳米制程良率的不稳定，也可能是英伟达弃三星而选择台积电的原因之一。多家韩媒和半导体业界的追踪数据显示，三星第一代3纳米制程良率长期徘徊在50%至60%之间，第二代3纳米的良率情况更为严峻，业界估计仅在20%左右，远低于三星最初设定的70%目标；作为对照，台积电3纳米良率在同期已攀升至90%以上。在良率差距如此悬殊的情况下，即便英伟达不强制指定，将一颗需要高密度逻辑集成、且直接决定HBM整体性能与可靠性的基础芯片交给三星3纳米生产，本身就是一项高风险决策。三星制造3纳米芯片的成本据估算比台积电高出约40%，这进一步压缩了以自有制程承接NVHBM的经济合理性。
更何况，三星的晶圆代工部门本身正处于漫长的修复期。2025年台积电在全球晶圆代工市场的占有率超过70%，三星仅约7%，两者相差十倍；三星代工业务连续多年录得巨额季度亏损，3纳米节点的良率与交付问题持续侵蚀着外部大客户对其先进制程的信心。在这样的状态下，将NVHBM基础芯片强行留在内部生产，不仅难以满足英伟达对性能和交付一致性的要求，还可能因为一颗芯片的拖累而危及三星在整个英伟达AI存储供应链中的位置。
不过这并不代表三星将全面放弃自有产线制造HBM的路线，面向通用市场的标准型HBM，以及服务其他客户的定制化存储产品，依旧维持三星原有的自主制造模式。同时三星也预留了产能缓冲预案，一旦台积电的3纳米产能无法满足NVHBM订单的增量需求，三星旗下晶圆代工部门也会作为备选，承担基础芯片的生产任务。
这一次三星选择与台积电进行跨阵营协作，说明了HBM不再只是单纯的内存产品，而是逻辑电路与DRAM存储深度融合的复合芯片，传统存储厂包揽全部制造工序的模式，在先进AI算力场景下已经难以持续。存储制造与逻辑代工的边界正在消融，供应链从单一企业垂直整合，转向跨企业、跨工艺的分工协作。
未来HBM赛道的竞争，不再只比拼DRAM密度与带宽参数，而是考验企业在多厂商协同、异质封装、跨工艺整合上的综合能力。存储巨头与逻辑代工龙头之间，既存在竞争博弈，又不得不相互配合，这种复杂的产业关系，也将持续塑造AI时代内存产业的发展格局。
