我们生活在一个日益被人工智能（AI）塑造的世界。这场变革的核心是一项大多数人从未见过的技术：芯片。
在摩尔定律的推动下，过去几十年间，每美元计算能力和每瓦计算能力都提升了超过一百万倍。这些巨大的进步使我们能够利用海量数据集训练大型人工智能模型，从而解锁了我们曾经只能想象的能力，包括驱动当今最先进人工智能应用的大型语言模型（LLM）。
越来越多的证据表明，扩展性规律同样适用于人工智能模型。正如上图所示，将训练所需的计算资源增加一个数量级，就能带来模型性能的飞跃式提升。因此，为了实现通用人工智能（AGI），几乎所有大型科技公司都在竞相构建庞大的计算基础设施，以训练这些下一代模型。
如果芯片对于实现通用人工智能（AGI）如此重要，为什么不是每家大型人工智能公司都在自主研发芯片呢？答案是：它们都在自主研发。事实上，如今研发定制芯片的公司比以往任何时候都多！
定制芯片：至少两年，100多名工程师
尽管人们对为人工智能等应用开发定制芯片有着浓厚的兴趣，但芯片的设计和流片仍然是一项艰巨的任务。它需要巨大的工程投入——据估计，对于一个典型复杂度的专用集成电路（ASIC）来说，需要超过1000个工程月。此外，公司还必须找到并聘用在芯片设计各个阶段都拥有专业知识的稀缺人才，并拥有一支愿意承担巨大风险并投入资金的领导团队。
那么，是什么让如今的芯片设计如此复杂呢？让我们一探究竟。
历史视角：瓶颈的转移
关键见解：过去几十年在EDA综合、布局布线和HDL方面的开创性工作，已经将瓶颈转移到了芯片验证。
为了理解当今芯片设计的复杂性，我们首先概述一下芯片设计的关键步骤。然后，我们将回顾历史，考察芯片设计过程中瓶颈是如何演变的。
芯片设计的关键阶段：
规范和架构：确定功能目标、PPA 目标，并起草满足产品要求的高级微架构。
设计和 RTL 开发：使用 HDL（例如 Verilog）实现架构，编写清晰、可综合的 RTL，并明确时序和功耗意图。
功能验证：在投入芯片资金之前，使用仿真、形式化和模拟来彻底证明 RTL 的行为符合预期。
逻辑设计与综合：将 RTL 转换为具有约束条件的门级网表，在满足代工厂库要求的同时，优化面积、功耗和时序。
物理设计：对网表进行布局、放置、时钟树和布线；运行 STA、DRC/LVS 和电源完整性检查，以生成可用于流片的 GDSII。
封装和测试：定义 I/O 环和封装，插入扫描/BIST 以进行可制造性测试，并准备用于晶圆分选、组装和最终硅验证的 ATE 向量。
如果你想知道哪个阶段需要投入更多的精力和工程时间，答案取决于你问的是历史上的哪个时期。
1980-2000年代：优化逻辑综合和布局布线
上世纪80年代，芯片只有几千个晶体管，设计流程与今天截然不同。当时的工程师需要手工设计电路并放置晶体管。随着晶体管数量的增长，这种方法很快就难以扩展。电子设计自动化（EDA）的出现彻底改变了这一行业，减少了人工操作，使设计人员能够构建更大、更复杂的芯片。
此外，1986 年 Verilog 等硬件描述语言 (HDL) 的出现，抽象化了底层电路细节（就像 C 和 C++ 之于汇编语言一样），使工程师能够专注于架构和逻辑。HDL 与 EDA 的结合显著提高了设计人员的效率，从而实现了我们今天所见的巨型芯片的生产。
与此同时，摩尔定律继续推动半导体行业发展，每两年晶体管数量翻一番，成本却保持不变。这些晶体管的普及使得芯片上的核心数量得以扩展，同时也增加了架构的复杂性。
总结起来：
EDA 工具的出现是为了解决布局布线 (P&R) 和逻辑综合方面的困难。
HDL 使逻辑设计更容易，从而大大提高了生产力。
晶体管数量的增加使得芯片设计人员能够制造出更复杂、性能更高的芯片。
从上图可以清晰地看出这些因素的综合影响：过去三十年间，芯片设计方法和摩尔定律的创新推动了规模庞大、晶体管数量达数十亿的芯片的出现。用于综合和布局布线的EDA工具日趋成熟，持续支持着芯片尺寸和复杂性的增长。因此，芯片设计的关键瓶颈转移到了流程的早期阶段：功能验证、逻辑设计和架构创新。
2000 年及以后：功能验证的复杂性日益增加
随着芯片尺寸和复杂性的增加，确保RTL代码的功能正确性变得越来越困难。如今，功能验证占据了芯片开发的大部分工作量，通常高达60%到70%。这些都是复杂的、以人为主导的过程，涉及深入的架构推理、极端情况测试以及对约束条件的透彻理解。
验证已发展成为一个多层、多方法的流程，涵盖芯片设计前和芯片设计后的各个阶段。以下是一些验证方法可能存在的差异示例：
设计层级：
模块级验证（单元测试）
子系统级验证
芯片/系统级验证
方法论：
模拟
形式验证
仿真
门级仿真
抽象层：
规范级别（例如，自然语言规范或可执行文件规范）
RTL级
网表级
布局后（SPICE 级别）
验证意图：
功能验证（它是否能实现预期功能？）
结构验证（例如连通性、lint、DRC、CDC、RDC）
功耗感知验证（UPF/CPF 检查）
安全验证（例如侧信道、隔离）
时序验证（例如静态时序分析）
环境：
硅前（模拟/仿真）
芯片后阶段（启动、系统验证、现场测试）
随着复杂度的增加，每个阶段在确保正确性方面都起着至关重要的作用。这里存在着组合爆炸：一个拥有 n 个晶体管的芯片理论上可以存在 2ⁿ 种可能的状态。对于一个拥有 10 亿个晶体管（10⁹）的芯片，可能的二进制状态数为 10³⁰ × 10⁸，这远远超出了我们能够观测到的任何物理量！虽然在实践中，这些状态中的大多数都无关紧要或无法达到，但这种指数级增长让我们感受到验证现代芯片的复杂性。
制造芯片变得越来越难，成本也越来越高。
挑战依然存在。开发下一代芯片比以往需要更多的时间和精力。主要有三个驱动因素：
摩尔定律持续推动晶体管数量的增加，这意味着芯片的尺寸也会越来越大。
专业化程度不断提高，算法也变得越来越复杂。
复杂性不断增加，但节点尺寸更小，功率预算也更严格。
所有这些都直接导致功能验证工作量不断增加。对于如今快速发展的芯片设计团队而言，无法解决验证瓶颈是不可接受的。
LLM如何改变芯片设计格局
人工智能技术并非芯片设计领域的新事物。这次有何不同之处？
人工智能已被应用于芯片设计领域，尤其是在布局布线任务中，这些任务非常适合采用强化学习等黑盒优化技术。研究表明，这些技术能够改进芯片设计流程。然而，鉴于综合、布局布线等阶段已经很大程度上实现了自动化，将人工智能应用于这些阶段只能带来微乎其微的收益，并且无法解决真正的瓶颈：芯片设计和验证所需的认知投入。
为什么业界没有像合成一样，开发出自动化验证的工具呢？
答案很简单：设计和验证本质上都是自然语言推理问题。工程师必须理解规范，推断架构意图，并确保实现与该意图相符。所有这些任务都涉及处理、生成和解释人类语言。历史上，一直没有技术可以自动化这一过程，因此它始终是手动完成的。
这就是语言学习模型（LLM）的用武之地。LLM 的优势恰恰在于设计和验证所需要的：自然语言理解和推理。借助 LLM，理解设计意图、确定测试内容、编写代码、采用智能体方法运行合适的工具、调试故障以及发现覆盖率漏洞都成为可能。这些新功能激励着我们的团队，引领下一代验证工具的开发。
在这个快速变化的领域，人们感到兴奋，但同时也有许多问题亟待解答：
在LLM时代，芯片设计方法应该（或必须）如何改变？
设计和验证过程中有多少环节可以成功实现自动化？
随着人工智能“同事”的出现，人类工程师的角色将如何演变和变化？
……以及我们这个行业尚未考虑的一系列其他问题。
未来之路：芯片设计新抽象概念的兴起
随着芯片复杂性的不断提升和计算需求的持续激增，LLM（逻辑逻辑模型）不仅对人工智能工作负载至关重要，而且对支撑这些工作负载的硬件也同样不可或缺。这些模型有望彻底改变芯片设计本身，以前所未有的方式将芯片与软件连接起来。
我认为芯片设计即将迎来又一个“Verilog时刻”——向更高层次的抽象转变。我们期待着超越RTL（运行时逻辑级）的全新表示方法，让工程师能够更直观地表达意图，或许可以通过自然语言而非僵化的语法来实现。我们称之为“心智模型”，并且正在积极研究如何将其变为现实。
人工智能的未来将由我们制造的芯片塑造——而且，不久之后，我们训练的人工智能也可能反过来塑造这些芯片。这是一个双向的过程。这一循环有望加速芯片和软件领域的创新，使我们离下一代计算能力更近一步。
（来源：编译自semiengineering，谢谢）
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