台积电2nm制程开始放量

全球半导体产业全面迈向AI时代，先进制程的竞争也开始出现新的变化。过去几十年，芯片产业几乎沿着摩尔定律一路向前，谁能把晶体管做得更小、更密，谁就有机会获得性能与成本优势。但到了AI时代，单靠制程微缩已经越来越难满足芯片设计需求。原因很直接：现在一颗高端AI芯片，不仅有GPU或CPU，还要整合多颗高带宽内存（HBM），甚至将不同功能的Chiplet（小芯片）封装在一起。芯片越做越复杂，半导体竞争也不再只是几纳米的较量。

对台积电来说，2nm因此不仅是3nm之后的下一个制程节点，更是另一个更大的起点。2025年第四季度N2制程正式进入量产，2026年开始加速产能爬坡，新竹与高雄的2nm产能陆续释放。与过往先进制程主要由智能手机率先采用不同，这一轮2nm的需求，同时来自移动设备、高性能计算（HPC）与AI。

2nm最大的技术变化，首先发生在晶体管本身。从16nm一路到3nm，台积电长期采用FinFET（鳍式场效应晶体管），通过立体鳍状结构加强栅极对电流的控制。但随着制程持续微缩，FinFET所面临的漏电、功耗与性能问题也越来越难以解决。到了2nm，台积电正式跨入纳米片晶体管（Nanosheet）时代。

纳米片架构让栅极能够更完整地包裹电流通道，提高对电流的控制能力，也让芯片在持续缩小尺寸的同时，进一步改善性能与功耗。根据台积电公布的技术资料，相较于N3E制程，N2在相同功耗下，速度可提升约10%至15%；若维持相同速度，功耗则可降低约25%至30%，芯片密度也可再提升15%以上。

性能与功耗的改善对AI芯片来说尤为重要，因为现在AI数据中心最棘手的问题之一，已经不只是芯片够不够快，而是电力跟不跟得上。数据中心大量部署AI加速器，单颗芯片即使只省下一部分功耗，放大到整座机房后，降低的用电与散热成本也非常可观。更重要的是，在电力供应有限的情况下，芯片越省电，也代表同样的电力可以塞进更多算力。

因此，先进制程的价值正在发生改变。过去市场最在意的是速度提高了多少，如今“每瓦电力能换来多少算力”（每瓦性能），越来越成为AI芯片的核心指标。这也让2nm不只是一次制程工艺的升级，而是直接切中了AI数据中心最现实的电力痛点。

台积电对2nm的布局也不仅停留在N2。回头看5nm、3nm，台积电向来不是只推出单一制程，而是根据不同客户与应用需求，延伸出整个制程家族。2nm也走上了同一条路。率先量产的是N2，接下来则是强化性能与功耗表现的N2P，以及主攻高性能计算市场的A16。N2P与A16均规划于2026年下半年量产，让智能手机、CPU、AI加速器等不同产品，都可以在2nm平台上找到契合的工艺。

其中，A16的变化比N2P更进一步。除了采用纳米片晶体管，A16的另一项关键技术就是超级电源轨（Super Power Rail, SPR，即背面供电技术）。过去芯片正面需要同时处理信号传输与供电，晶体管越密集，金属线路也越复杂。而A16则将部分供电网络移至晶圆背面，让电力与信号“各行其道”，不仅减少了彼此干扰，也为芯片正面腾出了更多空间。

对AI与HPC芯片而言，背面供电的重要性尤为突出。由于芯片整合了大量计算核心，供电需求高且信号线路复杂，如何降低供电损耗、将电力稳定输送到各个计算单元本身就是一项设计难题，因此背面供电在高端计算芯片上的价值更加显著。台积电预估，相较于N2P，A16在相同电压下速度可再提升约8%至10%；若维持相同速度，功耗可降低约15%至20%，芯片密度最高可提升至约1.1倍。由此可见，从N2到N2P再到A16，2nm绝非仅仅是一代过渡产品，而是有望成为台积电未来数年的先进制程主力平台。

与此相应，台积电的资本支出也在持续扩张。其7月再次将今年资本支出上调至600亿至640亿美元，其中约70%至80%投入先进制程，约10%投入特殊制程，另有约10%至20%投入先进封装、测试、掩模及其他项目。随着先进制程向前推进，不仅EUV光刻机价格越来越高，薄膜沉积、刻蚀、清洗、研磨、检测量测乃至厂务系统等环节，都必须同步迎来升级。

（来源：工商时报）