（本文编译自Electronic Design）
在5G基础设施、新一代6G平台、卫星载荷、微波回传以及非地面网络（NTN）各类系统中，芯片架构愈发成为整套系统设计的核心制约因素（见图 1）。随着带宽扩容、天线数量增加、调制机制复杂度提升，设备可落地部署的边界不再取决于功能能否实现，而是由功率密度、集成效率与散热上限决定。
图1：随着城市5G、NTN与卫星基础设施的天线数量、带宽及部署密度不断提升，芯片能效从次要优化项，转变为决定系统设计方案的关键制约因素。
FPGA在项目早期研发以及通信标准迭代阶段依旧十分适用。凭借其可重构特性，研发团队可以灵活应对技术规格变更，缩短原型开发周期。
而一旦功能需求定型、量产规模提升，优化重心就会发生转移，功耗效率、数模混合集成度与长期可靠性成为首要考量。此时大量通信系统会从可编程逻辑架构切换为ASIC，因为从架构取舍来看，固定功能芯片的综合优势愈发明显（如图2所示）。
图2：固定功能芯片省去了可编程逻辑阵列的架构冗余开销，能够大幅降低开关电容、布线损耗以及信号处理整体功耗。
功耗成为核心制约因素
当前一代通信芯片的总功耗主要来源于两大部分：可编程逻辑架构与处理器子系统。随着波束成形、快速傅里叶变换（FFT）/逆快速傅里叶变换（IFFT）、滤波、信道化等信号处理任务算力需求不断增长，底层芯片架构的能效表现愈发关键。
基于FPGA的设计本身带有原生冗余开销。查找表（LUT）、布线网络、DSP、片内存储以及时钟分配电路，其开关电容远高于ASIC固化逻辑。无论实际资源使用率高低，配置存储与闲置布线电路都会持续存在，同时产生静态功耗与动态功耗损耗，这就导致功耗无法随有效计算量线性增减。
以16纳米工艺的Zynq UltraScale+系列FPGA SoC为例，某典型通信应用设计占用约8.5万个查找表、数百个DSP运算模块，工作主频100~250MHz，仅可编程逻辑部分功耗就达1.6~2.4W。跨时钟域的宽位数据总线与配置配套电路还会带来额外功耗。在紧凑型射频设备与微基站设备中，该功耗问题会迅速演变为散热瓶颈，不再只是次要优化问题。
ASIC方案能够彻底消除这类架构层面的能效浪费（见表1）：乘加运算阵列做硬件固化设计，数据通路物理就近排布，布线路径精简以最大限度降低电容；时钟域与电压域依据业务负载特性定制划分，而非为适配通用架构笼统设计。实现同等功能前提下，12纳米工艺ASIC逻辑功耗通常可降至0.35~0.60W，7纳米工艺下仅0.25~0.40W，功耗降幅可达4至10倍。
表1：随着负载规模不断扩大，相较于可编程逻辑架构，经过硬件固化的ASIC数据通路能够将信号处理功耗降低数倍。
需要补充说明的是，台积电12纳米工艺是16纳米工艺的光学缩版工艺，在可与锁相环（PLL）、数据转换器等模拟知识产权核保持高度兼容的前提下，逻辑功耗一般可降低10%~20%，芯片面积缩减约15%~25%。该工艺仅需小幅优化即可实现功耗下降，无需对混合信号子系统进行整体重新设计。
同一工艺节点下，处理器子系统二者功耗差距相对较小。FPGA SoC集成了硬件固化的Arm Cortex-A53与Cortex-R5内核，因此CPU工作功耗与ASIC方案基本持平。一套通信常用配置：4颗主频约1GHz的Arm Cortex-A53处理器搭配2颗用于实时控制的Arm Cortex-R5处理器，在16纳米FPGA器件中功耗通常为0.9~1.4W；ASIC依托工艺迭代仅能对这部分功耗进行小幅优化。
二者最主要的差距体现在电源管理的灵活度上。定制芯片支持精细化电源门控、域级动态电压与频率调节、独立电压岛以及深度数据保电休眠模式。针对突发式通信业务流量特征，上述手段可以显著降低空闲功耗与待机功耗。
将CPU与可编程逻辑功耗合并统计，典型基于FPGA搭建的通信子系统总功耗可达3W左右；而同规格功能的12纳米或7纳米ASIC方案，整体功耗可控制在1~1.25W。这一功耗差距会直接改变散热设计边界条件，大幅提升设备部署适配能力。
集成度与确定性性能
功耗只是架构升级转型的其中一环，集成度正愈发决定整套系统的整体运行效率。
基于FPGA搭建的硬件平台大多需要外挂ADC与DAC，依靠JESD204这类高速串行接口完成互联。该方案虽可实现基础功能，但这类互联链路会产生可观的接口功耗、额外时钟开销，同时带来电路板层面的信号完整性问题。
定制ASIC可根据实际需求，针对性设计对应精度与采样率的数模/模数转换器。6GHz以下射频设备通常采用12~14位采样精度、100~250兆采样率；宽带毫米波系统则采用10~12位精度、1~3吉采样率。
对比外置分立宽带转换芯片，专用集成式ADC、DAC架构能效可实现数倍提升（具体提升幅度由采样精度、带宽与架构方案决定），同时省去芯片间高速互联输入输出通道，进一步压低整机系统功耗。
ASIC还可深度集成本振信号生成、混频器、增益放大级、滤波电路等射频功能模块，缩短信号传输路径、减小寄生参数。增益与相位一致性优化能够直接提升波束成形的相干效果。近射频架构与直接采样架构可完全省去中频处理环节，精简物料清单并简化系统校准工作。尽管直接采样模数转换器瞬时峰值功耗更高，但能够有效简化整体架构、降低信号处理时延。
嵌入式FPGA（eFPGA）逻辑阵列可在芯片流片后提供有限的可编程修改能力，但会占用大量芯片面积，且能效弱于固定功能逻辑。针对滤波、快速傅里叶变换、前向纠错等高吞吐数据链路，硬件固化逻辑或是可授权商用DSP内核的单位功耗算力表现更优。因此嵌入式FPGA更适合作为受限场景下的灵活补充手段，无法替代经过深度优化的专用信号处理硬件。
面向量产落地的可靠性
地面通信基础设施必须具备稳定可控的散热特性与超长使用寿命，而星载系统对可靠性的要求会严苛得多。
低轨与中轨卫星载荷需要具备抗闩锁效应、抗单粒子效应以及耐受长期高低温循环的能力。ASIC可在设计阶段就采用抗辐照加固方案，例如加固型触发器、三模冗余架构、经过精密设计的偏置电路网络（如图3所示）；搭配保护环结构与抗辐照专用版图设计，降低器件产生寄生导电通路的概率。
图3：针对低轨（LEO）与中轨（MEO）卫星载荷场景，ASIC在抗辐照能力、热稳定性以及超长在轨服役寿命方面，相比商用现货可编程器件具备更显著优势。
除此之外，ASIC还可采用商用现货FPGA无法搭载的抗辐照封装工艺。
模块化架构设计，支撑长期迭代扩容
当前多数通信架构会将物理层（L1）信号处理与上层协议功能拆分开来：通信专用ASIC负责转换器接口对接、波束赋形、快速傅里叶变换/逆傅里叶变换、滤波、前向纠错以及物理层时序控制；配套应用处理器则承载二层/三层协议栈、控制面逻辑与安全加密相关功能。
PCIe 4.0、PCIe 5.0等高速互联总线可实现可扩展的芯片间分工部署。这种软硬件拆分模式，能让通信ASIC无需频繁更迭工艺节点，即可维持10至15年的超长产品生命周期；而应用处理器可依托制程迭代持续提升能效比。整套系统无需重新设计核心信号处理芯片，就能持续降低整机功耗。
综合来看，上述架构层面的差异化设计，可使系统整体功耗降低2.5至5倍，同时实现更高程度的数模混合集成，并提升设备长期运行可靠性。随着带宽、天线数量与部署密度持续攀升，这类特性已不再是锦上添花的优化项，而是系统架构层面的硬性必备条件。
FPGA在技术探索与小规模前期部署阶段依旧不可或缺。但进入规模化量产阶段后，定制化芯片正逐步成为新一代通信基础设施兼顾高能效与架构可持续性的核心底层方案（见表2）。
表2：高性能通信系统中，推动架构从可编程逻辑向定制芯片转型的核心架构设计因素
