光刻掩膜版从6英寸标准迈向12英寸

在半导体制造中，最近几十年我们看到了晶体管架构从平面FinFET走向GAA，工艺节点不断缩小，来到2nm以下，光刻光源从436nm（g-line）、365nm（i-line）、248nm（KrF）、193nm（ArF）一路跨越至13.5nm（EUV）。

然而，可能很多人不知道的是，承载这些极其精密芯片电路图纸的载体——光刻掩模版一直没变，其6×6英寸（152mm×152mm，厚0.25英寸）的标准规格，已经沿用了将近半个世纪。

EUV Mask Blank，来源：AGC

然而随着High-NA EUV时代到来，这块玻璃终于撑不下了。

2026年9月，ASML与台积电正式联合发起行业倡议，推动从传统6×6英寸掩模版转向“6×12英寸级”。这里我们再重申一下，行业目前所讨论的“12英寸掩膜版”，并不是简单把现有6英寸方形掩模版整体放大成12×12英寸，而主要是6×12英寸矩形大尺寸格式，即沿一个方向扩大一倍。随后，三星宣布加入倡议并计划在2028年导入DRAM量产，而英特尔更是透露其内部推动Large Mask Format已超过三年。

按照最新的产业时间表：2031年建立12英寸Mask试验线，2033年正式支持先进节点量产。可见，半导体头部巨头已罕见地达成高度协同，试图修改一项贯穿整个制造生态的基础标准。

为何几十年未变的标准，偏偏在High-NA EUV时代难以为继？答案藏在High-NA EUV的光学设计中。

根据阿贝光刻分辨率公式：

在波长λ= 13.5nm无法进一步缩短的前提下，要获得更高等效分辨率，将数值孔径（NA）从0.33提升至0.55是唯一的物理路径。

但高NA带来了一个严重的物理衍生问题：当入射角过大时，光线在掩模版吸收层上的斜射会导致严重的“掩模版三维效应”和光线遮蔽。

为了克服这一光刻物理极限，蔡司与ASML采用了非对称缩小的变形光学系统：在X轴方向保持传统的4倍缩小倍率（4×），但在Y轴方向放大到8倍缩小倍率（8×）。Imec此前对这一设计的解释非常直接——这种4×/8×非对称放大虽然避免了立即改变整个掩模版产业，但代价就是晶圆上的曝光视场在一个方向上缩小了一半。

因此，High-NA出现了所谓的Half Field Challenge（半场曝光问题）。

ASML TWINSCAN EXE:5000 High-NA EUV系统。EXE平台采用0.55 NA，相较现有0.33 NA EUV进一步提升分辨率，但其非对称光学系统也带来了Half Field问题。来源：ASML

问题由此爆发。

在AI大模型驱动下，数据中心GPU、服务器CPU及高性能大算力芯片的裸片面积呈指数级扩张，数百平方毫米的大芯片早已成为常态。然而，High-NA EUV设备虽然“看得更细了”，单次曝光的面积却被硬生生砍掉了一半。

面对视场减半的尴尬，产业界最初给出的过渡方案是拼缝（Stitching）：将原本需要一次曝光的大芯片版图拆分成左右或上下两部分，利用现有的6英寸Mask进行两次曝光，然后在晶圆上拼接成一个完整芯片。

今年7月，ASML确认英特尔已经利用High-NA EUV在Intel 18A的部分层上进入量产，用于部分Panther Lake产品；到9月，Intel和ASML进一步公布，从早期认证、研发到部分量产层，High-NA平台累计处理晶圆已经超过100万片。Intel同时表示，客户目前可以通过调整Floorplan，将关键图形限制在6英寸掩模版对应的Half Field以内，也可以利用Intel的Stitching能力和PDK解决方案完成大型芯片设计。

英特尔的实践已经证明，Stitching在技术路径上是可行的。但这肯定不是长久之计。在“能用”和“好用”之间，还隔着难以逾越的经济学大山。

拼接技术在量产端面临三重致命痛点：

Imec将Field Stitching称为High-NA生态的重要使能技术，其研究重点之一就是尽可能缩小两次曝光之间的transition zone；Intel也明确表示，未来6×12英寸掩模版的重要价值之一，就是消除大型Die设计时对Stitching位置的限制。

换句话说，大尺寸Mask真正解决的并不是High-NA的分辨率，而是High-NA的生产效率和设计自由度。而ASML和台积电在此次合作中，也将12英寸Mask的目标概括为三个方面：提高晶圆厂生产效率、降低制造成本，以及消除Stitching限制。

6×12英寸大尺寸掩模版，正是为了拯救High-NA的经济性而生。通过将Y轴方向的Mask尺寸从6英寸延长至12英寸（约304.8mm），在8×的缩小倍率下，恰好可以重新恢复 304.8 / 8= 38.1mm的物理视场跨度，从而一举补回被砍掉的曝光面积。

大尺寸Mask不是一个纯粹的技术突破，而是一个基于量产经济性考量的工业妥协与生态重构。

实现向6×12英寸的转变也不是易事。对于一个已经围绕6英寸标准运转数十年的产业来说，一块掩模版从6×6英寸变成6×12英寸，看起来只是尺寸增加了一倍，但真正需要改变的，是它从制造出来，到被送进光刻机之前经过的几乎每一个环节。

首先受到影响的是最上游的Mask Blank，即掩模版基板。

EUV Mask与传统DUV透射式掩模不同，由于13.5nm EUV光几乎会被常规材料吸收，因此EUV采用反射式掩模，其基础结构通常是在低热膨胀基板上制造多层钼/硅反射膜，再叠加吸收层等结构。早在2001年Intel公布首块行业标准EUV光掩模时，就已经明确指出这一结构与传统透射式Mask存在根本区别。

到了High-NA，要求进一步提高，因为更大的入射角会放大Mask 3D Effect，因此不仅Mask尺寸可能发生改变，吸收层材料、厚度以及平整度、缺陷率等指标也在同步演进。HOYA就曾公开表示，为减弱High-NA的3D Mask Effect，公司正在与产业链合作开发更薄的吸收层。

而6×12英寸意味着需要在更大的表面积上继续保持极低缺陷水平、极高平整度和均匀性，这对于Mask Blank制造而言并不是简单地“把玻璃做大一倍”。

目前HOYA、AGC等厂商已经在为High-NA进行持续投入。AGC此前披露，其EUV Mask Blank已经供应所有采用EUV量产的主要器件制造商，并正在针对High-NA及更后续技术开发下一代产品；HOYA则在2026年综合报告中预计，EUV Mask Blank中期市场增长将超过10%，并决定在新加坡现有工厂旁建设新厂，计划于2028财年投产，初始投资约420亿日元。

第二个环节是写版设备。

掩模版并不是直接从芯片版图“打印”出来，而需要通过电子束写版设备将经过OPC、ILT和Mask Data Preparation处理后的复杂图形写入Mask。随着先进制程越来越多采用曲线化OPC和ILT，Mask图形本身已经从规则的矩形和线条逐渐变成更加复杂的Curvilinear Pattern，其数据量、计算量和写版复杂度都在迅速增加。

如果在这一基础上再将Mask面积扩大约一倍，写版吞吐量、数据处理能力以及设备Stage设计都会面临新的要求。

随着Multi-beam Mask Writer逐步成熟，多束电子束已经显著缓解传统单束电子束写版时长随图形复杂度急剧增加的问题，当前Mask产业更棘手的环节反而正在逐渐向检测、量测和Qualification转移。Semiconductor Engineering今年对多位Mask产业专家的访谈就指出，多束写版机已经缓解部分Mask Writing约束，但Inspection和Repair依然是先进Mask制造中的关键瓶颈。

这也把问题带到了第三个环节：检测。

Mask变大之后，检测可能比写版更难。随着图形尺寸进一步缩小，Mask CD、局部CD均匀性、Edge Placement Error、Mask 3D Effect以及微小缺陷是否最终能够打印到晶圆上，都需要更精细的检测和建模，而Curvilinear Mask进一步增加了传统基于规则几何图形的检测难度。Semiconductor Engineering今年5月的专题报告指出，随着High-NA逼近量产，Mask Inspection正在从单纯“找到所有缺陷”，转向判断哪些细微变化最终具有Wafer Printability，即究竟会不会真正打印到晶圆上。

Lasertec已经推出面向High-NA EUV的ACTIS A300系列，采用EUV波长进行Actinic Patterned Mask Inspection，并支持隔着Pellicle检测High-NA EUV Mask，其应用包括Mask制造过程中的质量保证以及晶圆厂内部的Incoming和周期性检测。

当Mask进一步扩展到6×12英寸后，检测面积增加的同时，High-NA本身对于缺陷灵敏度的要求并不会下降，这意味着检测系统不仅需要覆盖更大的运动范围，还必须维持足够的灵敏度和吞吐量。因此，大尺寸Mask真正进入量产后，Mask Inspection设备很可能成为需要重新验证的重要基础设施之一。

Photronics前CTO Christopher Progler在讨论6×12英寸Mask时指出，如果产业真正采用这一格式，从Mask Substrate、Writer、Etcher到Inspection Tool，几乎所有参与Mask制造的设备都需要不同程度的重新设计或替换。

甚至连装Mask的“盒子”都要重新制定标准。

今天Mask Shop和晶圆厂使用的Reticle Pod、Stocker、Robot、Load Port以及Scanner内部的搬运机构，绝大多数都是围绕现有6英寸标准建立的，因此当Mask长度扩大一倍之后，运输、存储、机械接口、开盒方向乃至机器人应该抓取Mask的哪个区域，都需要重新定义。

事实上，这项工作早已经开始。

SEMI在2024年SEMICON West成立了专门的“6×12 Reticle Carrier & Load Port Task Force”，并启动三项新标准制定工作，分别针对6×12 Reticle Load Port、Mask Shop使用的Reticle SMIF Pod，以及晶圆厂EUV系统使用的大尺寸EUV Pod。

按照当时公布的规划，Mask Shop端的新Pod被命名为RSP612，Fab端则使用EUV612，标准讨论内容甚至细化到了Pod应该从底部还是其他方向打开、Mask长边还是短边朝向设备、机械搬运时哪些区域必须保持为Handling Exclusion Zone等具体问题。SEMI会议纪要显示，当时产业还要求ASML进一步明确6×12英寸Mask Blank尺寸、边缘禁区以及Pellicle Frame等规格，而彼时ASML对于新型Pellicle Frame的设计仍未完全定型。

这也说明，6×12英寸并不是简单把一张Mask做出来就可以投入生产，它需要整套基础设施共同成熟。几乎每一个和掩膜版发生物理接触的环节，都可能需要重新验证。

Pellicle同样需要面对“大尺寸”问题。

EUV Pellicle是一层覆盖在Mask上方的超薄保护膜，主要作用是阻止颗粒直接落到Mask图形区域。由于EUV光本身极容易被材料吸收，这层膜必须同时满足极高EUV透过率、耐高温和足够机械强度，而这些要求本身已经非常苛刻。

如果Mask面积进一步扩大，Pellicle尺寸随之增加，膜层的机械稳定性、热负荷、形变以及Sagging控制都会更加困难，同时又不能因为增加结构强度而明显牺牲EUV透射率。

目前Large Format Pellicle的产业规格仍处于演进之中，SEMI早期标准会议中“Pellicle Frame尺寸尚待进一步明确”的状态，也从侧面说明了Large Mask生态距离真正量产仍然有相当长的工程化道路。

尽管ASML、台积电、英特尔和三星四大巨头达成了联盟，但并不意味着整个半导体产业会毫无保留地拥抱6×12英寸大掩模版。

在应用端，逻辑芯片制造厂商对于推行6×12英寸大尺寸掩模版的动力最为强烈。AI GPU、高端服务器CPU以及大型SoC的Die面积巨大，拼接带来的代价过于高昂。这也是为什么台积电和英特尔目前都是6×12英寸Mask最积极的推动者。台积电表示，计划从2030年开始在先进节点大规模生产中采用High-NA EUV，而且随着节点继续演进，受AI应用所推动的复杂晶体管架构将使需要High-NA曝光的层数持续增加。

相比之下，DRAM的经济账要复杂得多。

其根本原因并不是DRAM不需要High-NA，而是DRAM的产品结构和先进逻辑芯片存在明显差异。大型GPU、CPU或AI ASIC往往拥有数百平方毫米的单颗Die，Half Field直接影响一颗完整芯片能否一次曝光；DRAM则由大量结构高度重复的存储单元组成，单颗Die的尺寸通常更容易落在High-NA Half Field范围之内，因此大尺寸掩膜版“消除大Die Stitching”的价值没有先进逻辑那么突出。

美光此前曾公开表达过不同审慎态度。大尺寸掩模版及配套Mask Shop基础设施重构的成本极其昂贵，而DRAM芯片的单颗粒面积通常很小，且在一套掩模版中只有极少数关键图形层需要用到High-NA EUV。为了这少数几层而彻底更换整套6×12英寸生态，在经济效益上并不划算。

这种差异最终说明，6×12英寸Mask未来很可能并不会简单取代现有6英寸格式，而是首先在High-NA使用层数更多、Die尺寸更大、Stitching成本更高的先进逻辑产品中体现经济价值；在DRAM领域，则还需要等待不同厂商在工艺复杂度、曝光次数、Mask成本和单位Bit成本之间找到各自的平衡点。

由此看来，High-NA EUV带来的产业机会，绝不仅限于那一台造价4亿美元的曝光机本身。在这个庞大的光刻巨兽背后，一个沿着6×12英寸大尺寸掩模版重构的设备、材料与自动化生态，正悄然开启新一轮长达十年的基础设施重构红利。