英特尔认为，公司比台积电更适合使用High NA EUV光刻机。
在全球先进制程产能需求持续高企的背景下，英特尔技术长Pushkar Ranade对外界普遍期待的激进扩产节奏作出了审慎提示。在近期一场访谈中，这位今年5月由代理职务转任正式的英特尔首席技术官明确表示，以全球现有半导体制造设备的整体规模衡量，先进制程晶圆产量短期内扩大10倍并不具备可行性；相较之下，将产能提升至约2倍，才是更符合产业实际的目标。
Ranade的判断基于对供应链结构的直接观察。他指出，先进制程当前面临的瓶颈已不限于芯片设计与制程微缩本身，而是进一步延伸至关乎上游制造能力的成套设备。极紫外光光刻设备、刻蚀设备以及薄膜沉积设备的供给节奏，直接决定了先进晶圆厂的爬坡曲线。光刻机的年交付能力、光源功率与光学系统良率、刻蚀与沉积设备的配套进度，构成了先进产能扩张的物理上限。换言之，即便下游客户需求旺盛，设备供应链若不能实现同步成长，先进制程晶圆的产出规模也只能在设备供给的边界内有序释放。况且先进设备从下单、交付、安装调试到工艺爬产本身就需要数年周期，短期内集中放大产出在工程上并不现实。
访谈同时将讨论视野延伸至公司未来20年的芯片制造技术演进。Ranade及其同事系统梳理了英特尔14A制程、高数值孔径极紫外光刻、背面供电、互补场效应晶体管以及混合键合等关键技术方向，试图回答一个行业共同关切的问题，即在传统制程微缩成本与难度持续攀升的背景下，晶圆制造应通过何种技术路径继续提升单位硅片面积的算力产出。
关于14A制程的具体进展，英特尔主管Chris Auth披露了一组关键信息。该节点研发工作已持续超过三年，一套完整工艺流程涉及约2000道制造步骤。如此庞大的工序数量意味着，任一环节的工艺波动都可能在良率端被显著放大。从研发阶段走向大规模量产，除设备配置与制程优化之外，缺陷密度控制与良率提升是必须攻克的核心课题，唯有确保制程能够长期稳定运行，方可真正进入商用交付阶段。
这一表述也折射出英特尔对过往制程延迟教训的反思。业界普遍记得，英特尔在10纳米节点上曾经历长时间量产延迟，其背景包括晶体管密度提升目标设定过于激进，以及在同一节点内同时导入多项复杂制程创新，多项新技术彼此制约，最终拖慢了整体时程。
为降低同类风险重演，英特尔如今建立了一套技术成熟度评估与阶段性审查机制。其核心做法是，对单一制程节点同时导入的重大创新数量实施严格控制，对每项技术进行成熟度把关，尚未充分验证的方案顺延至后续节点导入，已通过数据验证的技术方允许进入主力工艺。这一机制虽不如一次性押注全部新技术那样激进，却显著提升了量产时程的可预测性。
在光刻技术路线上，High-NA EUV是14A节点的重要技术选项之一。该设备将数值孔径从当前主流的0.33提升至0.55，单次曝光的分辨能力相应提高约1.7倍，为晶圆厂减少复杂图形所需的多重曝光次数提供了物理基础。英特尔方面同时强调，背面供电技术将电源网络迁移至晶圆背面后，正面布线空间可更充分地服务于信号传输，与High-NA EUV配合，有望削减部分原本不可避免的多重曝光步骤。
不过，英特尔对High-NA EUV的采用态度保持克制。该技术在14A中并非默认全图层启用，而是作为可选项存在。设备采购与运行成本高昂，是否采用、在哪些层级采用、采用到何种程度，最终需要综合权衡成本经济性与具体客户的芯片设计需求。这意味着制程节点正逐步从标准化技术套餐，转向可根据客户工作负载与预算灵活配置的组合方案。
可以看出，英特尔当前对外释放的信号相当理性。一边是AI时代对先进算力的旺盛需求，一边是设备供应链难以突破的物理边界；一边是14A、High-NA EUV、CFET、混合键合等技术梯队的长期布局，一边是10纳米延迟教训沉淀下来的流程纪律。Ranade提出的2倍而非10倍的判断，与其说是对行业情绪的降温，不如说是一家拥有长期制造经验的企业，在技术叙事最热的阶段，重新将设备能力、工艺成熟度、良率稳定性与综合成本纳入统一的决策框架。
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