据台媒经济日报报道，近期又有科技网站乱传台积电有意跨足记忆体，对于该议题，业界分别指出，完全是误会，从3大关键来看，应该罚乱传消息的人把张忠谋自传读一百次，该自传对记忆体市场已有明确定见且是照妖镜，就算台积电近年因应客户需求来协助HBM4底部的Base Die操刀或是后续因应客户要求3D DRAM的底层Controller/Logic 或是最擅长的3DFabric / SoIC 混合键合（Hybrid Bonding）先进封装，皆并非所谓跨入记忆体。
台积电3DFabric 联盟（TSMC 3DFabric Alliance）伙伴已包含三大记忆体原厂美光（Micron）、三星记忆体（Samsung Memory）、SK 海力士（SK hynix）以及一线载板厂等，产业分工明确。
业界说，台积电运用特殊成熟制程搭配自身先进制程提供逻辑制造服务，近年包含替客户协助HBM 的Base Die，这块由台积电操刀合情合理，目前台积电与SK 海力士、美光合作的正是这部分的「逻辑代工+ 先进封装（CoWoS / TSV）」也不代表台积电跨入记忆体。
首先，业界也提及，若后续发展真正的3D DRAM（Memory Cell 垂直堆叠）是指将1T1C（一晶体管一电容） 或无电容架构的储存单元本身做立体垂直堆叠（类似3D NAND，但High-k 电容深宽比与材料难度极高）。 就算未来真的走向「逻辑晶片直接3D 键合堆叠DRAM 单元」，储存阵列（Cell Array）也是记忆体厂的专业，台积电要负责的依然是底部的Controller/Logic 或是最擅长的3DFabric / SoIC 混合键合（Hybrid Bonding）封装，而不是跳下来自己生产记忆体。
其次，台积电创办人张忠谋的独特商业模式已确定台积不会去和客户还有合作伙伴竞争，业界说，张忠谋自传也已明确提及过去产业记忆体的教训，过往德碁深陷DRAM 崩盘的巨额亏损，施振荣先生请托张忠谋接手。台积电以换股方式并购德碁（以及后来的世大）接手的第一件事，不是继续经营DRAM，而是以最快速度把德碁的8 吋厂改造成逻辑代工线。张忠谋果断退场、将产能转为纯晶圆代工与特殊制程，就是深知DRAM「赚一年、赔三年」的血泪教训，自传对于记忆体产业的点评已有明确论述。
业界说，依据自传张忠谋深知标准型DRAM 缺乏定价权，受制于严酷的「资本支出与报价暴跌」恶性循环。如果台积电被DRAM 的设备折旧与库存跌价拖累，先进逻辑制程的研发根本不可能有稳定的现金流，就算如今记忆体市况转好台积也不可能因短期利益牺牲长期利益。
第三，值得注意的是，台积电先进制程的长期毛利率目标在53% 以上。 DRAM 具备强烈的景气循环（Commodity Cycle）特性，即便高阶客制化记忆体也是高资本、高折旧且毛利起伏巨大的业务。台积电若把产能与CapEx 拿去铺DRAM Cell 产线，只会大幅稀释ROE与获利率。
台积电，另辟蹊径做存储！
AI芯片对存储的需求，正在推动半导体产业寻找新的技术路径。除了HBM、传统DRAM以及正在研发中的3D DRAM，台积电实际上已经在探索另一种存储架构：将存储单元直接集成到逻辑芯片的后端互连层（BEOL）中。
这项技术的特别之处在于，它不需要像传统DRAM那样单独制造一颗存储芯片，而是利用处理器本身的芯片面积，在逻辑芯片内部构建更高密度的存储阵列。按照相关研究人员的说法，这种方案有望大幅提高单位芯片面积内的存储容量，甚至对目前广泛使用的SRAM形成挑战。
这也让此前有关台积电进军3D DRAM的讨论，有了另一个值得关注的技术背景。
11月初，《The Information》报道称，台积电正在研究3D DRAM制造计划，甚至可能是在英伟达的要求下启动相关工作。消息传出后，外界一度认为，这家全球最大的晶圆代工厂可能要正式进入DRAM市场。
不过，台积电随后向Tom’s Hardware作出了回应，表示公司始终专注于核心业务，即专业集成电路代工，并希望继续成为全球逻辑IC产业值得信赖的技术和产能供应商。
这番回应并没有直接提及DRAM，也没有明确解释公司是否正在开展其他类型的存储技术研究。
而台积电此前展示的一项BEOL存储技术，恰恰提供了一个观察其存储技术布局的窗口。
在2025年VLSI技术与电路研讨会上，台积电展示了一种基于氧化物半导体的全新存储架构，其存储单元采用1T1C结构，即一个晶体管搭配一个电容。
与传统DRAM作为独立芯片制造不同，这项技术的核心思路，是将存储阵列直接集成到逻辑芯片的BEOL互连层中。
这里需要注意的是，BEOL指的是芯片制造过程中的后端工艺，主要负责构建晶体管之间的金属互连网络。台积电的思路，是在这些互连层中进一步集成存储单元，从而让逻辑电路和存储阵列共存于同一颗芯片之上。
这一设计有着相当直接的现实意义。
目前，传统SRAM的一个存储单元通常需要6个晶体管（6T），这意味着SRAM虽然具备较快的读写速度，但存储单元占用的芯片面积相对较大。对于面积本身就十分宝贵的先进处理器而言，SRAM容量的进一步扩张，往往意味着更大的芯片面积和更高的制造成本。
而台积电展示的1T1C架构，只需要一个晶体管和一个电容。配合其采用的Capacitor-over-Bitline（电容位于位线之上）结构，有望在相同的芯片面积内集成更多存储容量。
为了实现这一目标，台积电还采用了非晶氧化物半导体（AOS）沟道。
传统硅基晶体管存在待机漏电问题，而台积电采用的AOS沟道，通过特殊的低温工艺制造，能够降低晶体管关闭状态下的电流泄漏。尤其值得注意的是，这套工艺需要将制造温度控制在400摄氏度以下，以避免损伤已经形成的后端互连结构。
由于具备极低的关断电流，这种结构几乎不存在由栅极诱导的漏极漏电（GIDL）问题，有助于改善存储单元的数据保持能力。
从台积电公布的测试结果来看，这项技术已经完成了逻辑电路与存储阵列集成在同一颗芯片上的验证。
测试芯片工作电压为0.75V，数据保持时间超过128ms，随机读写周期时间低于8ns，耐久性则超过10¹⁴次循环。
这些指标说明，台积电展示的并不只是一个概念性的存储单元，而是一套已经经过测试芯片验证的存储架构。台积电将其定位为一种密度更高、效率更好的SRAM替代方案。
当然，这项技术与传统意义上的3D DRAM并不完全相同。
它同样利用垂直方向的结构，在逻辑芯片的后端互连层中构建存储阵列，但并不是将多颗独立DRAM芯片或者传统DRAM存储单元简单地进行垂直堆叠。两者在技术路径和制造方式上存在明显区别。
半导体专家Frederick Chen对此也提出了一个值得关注的观点：BEOL存储技术可以利用处理器芯片本身更大的面积，而不是受到传统DRAM芯片面积的限制。
他指出，处理器芯片的面积可能是通常DRAM芯片的10倍以上。这意味着，如果采用BEOL存储架构，就可以利用更大的芯片平面面积来布局存储单元，从而减少实现相同存储容量所需要的垂直堆叠层数。
这也是这种技术路线的一个重要优势。
传统单片式3D DRAM需要在垂直方向不断增加存储单元层数，以提高单位面积的存储密度。而BEOL存储则可以借助逻辑芯片本身的面积优势，在芯片后端互连层中实现存储阵列集成，不一定需要采用同样复杂的垂直堆叠方式。
从这个角度看，台积电探索BEOL存储，并不意味着其已经决定进入传统DRAM制造市场，但至少说明，逻辑芯片与存储技术的进一步融合，已经成为其研究的重要方向。
对于台积电而言，这条路线还有一个值得关注的地方：它可以在不必完全复制传统DRAM制造模式的情况下，探索逻辑与存储融合所带来的新价值。
文章最后提到，《The Information》此前的报道也为台积电正在探索先进存储技术提供了一些旁证，但相关细节仍然有限。Wccftech据此认为，台积电的BEOL存储技术可能已经逐渐接近商业化阶段。
不过，目前公开的资料主要是测试芯片的技术指标和研究成果，并没有给出明确的量产时间表，也不能据此认定台积电已经开始商业化部署。
可以确定的是，台积电正在尝试改变逻辑芯片与存储之间的传统关系。未来，存储不一定只能以独立芯片的形式存在，直接进入处理器的后端互连层，也可能成为一种新的技术选择。
对于AI芯片而言，这或许是存储技术发展的另一条值得关注的路线。
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