逻辑折叠技术是一种由华为提出的半导体创新技术，它通过以三维视角进行系统设计和先进封装，重构芯片内部的电路布局，以缩短信号传输路径、降低延迟，从而在不依赖传统制程微缩的情况下提升晶体管密度和系统性能。对于这一技术的理论依据，华为公司董事、半导体业务部副总裁何庭波曾在论文中作了详细阐释。
关于逻辑折叠技术从理论验证到产品量产过程中解决了哪些问题，徐松余阐释道：一是设计体系革新，从二维空间设计走向三维空间设计，设计空间扩展了，收益空间也随之扩展；二是开发流程建立，业界没有现成流程可循，PDK、EDA、设计方案等多个方面都需要从零开始构建；三是互联工艺升级，从传统微凸点走向高密度混合键合，并在cell（标准单元）层级实现高密度连接。
围绕采用逻辑折叠技术的芯片可能存在的“过热”问题，徐松余回应道：密度提高不等于功耗温度同比例上升。逻辑折叠缩短关键走线、降低互连电容，并将增加的晶体管扩展并行，同性能下可以使用更低的频率与电压。麒麟9050系列在同等性能下，NPU、GPU、CPU大核功耗较上代分别下降66%、45%、41%；再配合选择性折叠与热感知布局（冷热电路交错以避免热点垂直重叠）控制局部热点和结温。
所谓“逻辑折叠”技术，并不是将芯片中所有的组件都折叠，而是选择性折叠。徐松余表示，华为优先选择关键路径、关键时序完成折叠。在CPU中，L1、L2级Cache（高速缓冲存储器）是优化CPU子系统的关键路径。麒麟芯片团队通过逻辑折叠设计，使功能模块自由地在上下两层Die（裸片）里布局成为可能，不同层的组件通过高速键合连接起来之后，CPU Cache空间和主频均得以提升。同时，通过逻辑折叠，麒麟9050 Pro的一个通信处理器投影面积降低40%，性能进一步提升，且实现了更低的工作电压和功耗。关键距离缩短后，时钟长度降低了28%，将功耗进一步降低。
“未来，随着混合键合的间距继续缩小、支持更多的连接，就有更多的模块可以折叠起来，从而使芯片能够得到更多的收益。”徐松余表示，“速度、时延和时间是电子系统的本征属性。未来十年我们持续以‘韬定律’为指导，走向全面逻辑折叠，从两层折叠扩展探索更多层折叠，全栈优化性能。”
作者丨姬晓婷
编辑丨张心怡
