3D NAND迈向1000层面临电荷存储物理机制制约

3D NAND闪存已成为人工智能时代基础性的非易失性存储平台，支撑着从模型训练到大规模推理，乃至冷数据归档等各类工作负载。

随着技术路线图向“千层堆叠”和单颗芯片集成数万亿个存储单元迈进，存储技术的扩展已不再主要受限于工艺集成或光刻技术。相反，它正日益受到电荷存储物理机制本身的制约：横向电荷迁移、静电耦合、读取干扰以及电荷传输限制等因素，正使技术发展进入一个“裕量受限”的阶段。在此阶段，这些因素并非孤立存在，而是相互作用，共同导致每一代产品的操作裕量不断压缩。

日前，来自三星和应用材料等企业和高校的专家联手写了一篇论文，探讨了这些汇聚在一起的瓶颈问题，并指出：要持续推进NAND技术的扩展，不能仅依赖单一的器件技术路线图，而需要针对特定应用进行协同优化。在此框架下，传统的电荷俘获型（charge-trap）闪存、铁电存储、新型沟道材料以及系统级集成，应被视为互补的解决方案，分别服务于以数据为中心的计算架构中的不同层级。

全球数据总量（Datasphere）现已超过每年 200 泽字节（ZB），并以超过 20% 的复合增长率持续扩张，其中绝大部分增长源于机器生成的内容。人工智能（AI）工作负载、自主系统以及数十亿个互联传感器所产生的数据量，正日益对现有存储基础设施的容量构成严峻挑战。与 AI 相关的需求已迅速成为推动 NAND 闪存增长的主要动力；预计到 2026 年，企业级固态硬盘（SSD）将超越其他所有应用领域，成为 NAND 市场中最大的细分市场，这也使 NAND 闪存成为数据中心存储领域增长最快的细分板块。

至关重要的是，这种需求并非单一的。超大规模数据中心中的“冷存储”要求极高的位密度（bit density）和长期数据留存能力，且访问频率较低；而用于 AI 训练和推理的“活跃存储”则需要持续的吞吐能力，以及在频繁读写循环下依然稳健的耐用性。诸如高带宽闪存（HBF）和“大型加速器内存”（BAM）等新兴范式，通过将 NAND 与计算单元进行协同封装，旨在降低数据迁移带来的开销。此外，“存内计算”（CIM）架构则将 NAND 阵列本身转化为计算载体。不同存储层级对耐用性、数据留存、工作电压、性能波动（变异性）及带宽有着各不相同、有时甚至相互冲突的要求；这种异构性使得单一的扩展策略无法适用。不同层级可能还需要截然不同的运行模式：冷存储依然倾向于采用激进的多层单元（MLC/TLC/QLC 等）扩展技术以提升密度；而对延迟极其敏感的推理缓存，则可能愈发倾向于采用类似 SLC（单层单元）的运行模式，从而最大化读取速度、传感裕量（sensing margin）并优化服务质量。

自20世纪80年代末诞生以来，NAND技术历经多代创新，最终演进出三维垂直NAND（3D NAND）。该技术以双轴向扩展取代了传统的平面微缩方式：在横向上缩小存储单元的占地面积，同时在纵向上堆叠存储层。这些策略共同实现了存储容量的指数级增长，并显著降低了单位比特（bit）的成本，使3D NAND成为目前主流的非易失性存储技术（图1）。

然而，这种微缩路径已不再仅仅取决于光刻技术或工艺集成。随着堆叠层数逼近千层量级，3D NAND日益受到诸多基础物理限制的制约，包括电荷传输、器件变异性、可靠性以及不断缩小的操作裕度。这些问题源于电荷俘获（charge-trap）存储机制和多晶硅沟道的固有特性，并在极高深宽比及深度堆叠架构中的静电耦合效应下被进一步放大。NAND的微缩进程正经历一场类似于“后摩尔时代”逻辑芯片的转型：性能瓶颈不再局限于图形化（patterning）能力，而是更多地受限于电荷传输、器件变异性和能效表现。

本文后续章节将探讨以下内容：当前业界的前沿技术水平；随垂直堆叠层数增加而愈发严峻的器件级挑战；未来的技术演进路径（包括以电荷俘获型闪存为基准，以及铁电栅极堆叠、二维或非晶氧化物半导体沟道、高带宽集成和存内计算等方向）；评估这些技术所需的建模与仿真基础设施；以及一种协同设计（co-design）视角，旨在将各项技术与冷存储、活跃存储、高带宽闪存/块可寻址存储（HBF/BAM）及存内计算（CIM）等不同应用场景的具体需求进行精准匹配。

过去十年间，NAND闪存技术经历了从平面浮栅（floating-gate）设计向三维电荷俘获（charge-trap flash，简称CTF）架构的转型。在CTF 3D NAND中，电荷被存储在氧化物-氮化物-氧化物（ONO）堆叠层内的氮化硅层中；多个存储单元沿圆柱形多晶硅通道垂直排列。编程和擦除操作依赖于通过Fowler-Nordheim隧穿效应将电荷注入到局域俘获位点。由于俘获的电荷在空间上受到限制，CTF技术避免了浮栅器件中常见的长程漏电问题，允许采用更薄的隧穿介质层，并能更有效地抵御存储单元之间的相互干扰。ONO堆叠层与共形沉积工艺高度兼容，使得CTF非常适合构建具有极高深宽比的结构。这些特性确立了CTF在现代3D NAND技术中的主导地位。正如我们下文所述，即便未来引入新的物理机制来克服其微缩限制，CTF仍将作为制造的基础架构。

商用3D NAND始于2013年，当时三星推出了24层器件。此后，每一代产品的位密度（bit density）大约每两到三年翻一番。如今，器件层数已超过300层：SK海力士（SK hynix）已展示了321层NAND，三星也宣布了430层的第十代技术。这些器件的面积密度已接近28 Gb/mm²，构成了企业级固态存储的基础。预计在五年内，3D NAND的层数将达到一千层，单颗芯片上的晶体管数量将超过40万亿个。然而，实现这种极致的垂直集成也带来了诸多挑战，令人联想到摩尔定律微缩进程末期所面临的困境。在这一方向上的早期探索包括：通过单元多重键合（cell multi-bonding，CMB）技术将两片450层存储单元晶圆结合，实现900层3D NAND；以及采用多堆叠单元阵列与CMOS直接键合（multi-stacked cell array CMOS directly bonded to array，简称MSA-CBA）技术，将两组218层存储单元阵列进行堆叠。 3D NAND 存储密度的指数级增长并非源于单一维度。当前的密度提升得益于四个相对独立的扩展维度——垂直、横向、逻辑和架构——的协同优化（如图 2 所示）。正是这四个维度之间的相互作用（而非其中任何单一维度的孤立贡献），推动了 3D NAND 在当前一代产品中达到 28 Gb/mm² 的密度水平，并为实现“千层级”（kilolayer）堆叠的技术路线图奠定了基础。

十多年来，垂直扩展（图 2a）一直是 3D NAND 提升密度的核心手段。各大厂商公布的堆叠高度与有效字线（wordline）层数呈近似线性增长关系；在 300–400 层节点，其有效薄膜堆叠高度已超过 10 µm。随着行业向“千层级”迈进，预计该高度将超过 20 µm。这种近乎线性的趋势反映出一个事实：尽管单层厚度在不断减小，但受限于电荷俘获型（charge-trap）闪存的物理特性，其可实现的垂直间距（z-pitch）存在一个物理极限。因此，垂直集成直接导致了物理结构的不断增高，进而引发了高深宽比刻蚀、沉积均匀性以及机械应力等挑战（详见第 3 节）。在通道刻蚀过程中，刻蚀深度必须穿透深宽比超过 60:1 的堆叠结构，同时还需保持极高的垂直度；此外，随着堆叠厚度的增加，机械应力、晶圆翘曲以及热失配问题也会随之累积，这不仅缩小了工艺窗口，还增加了良率风险。

横向（x–y轴）缩放（图2b）是一种互补的面内机制，它能在层数不变的情况下，增加单位芯片面积内的存储单元数量。存储阵列被划分为三个层级：电气模块、结构模块和子模块；每一代产品都在不断缩小这些模块的尺寸。如图2b所示，这种划分方式经历了演变：从早期3D NAND产品中较为粗略的模块划分，发展到后来的子模块拆分、更精细的子模块划分，直至最新产品中更为激进的划分策略。每一步演进都使得在相同的占位面积内，能够容纳更多可独立寻址的存储单元。其最终效果是实现了面位密度（areal bit density）的持续提升——这种提升与垂直方向的缩放相叠加——同时也使得控制器层面能够进行更细粒度的可靠性管理。

逻辑缩放（图2c）旨在增加每个物理存储单元所编码的信息量。多层单元（MLC）、三层单元（TLC）和四层单元（QLC）技术通过在单个电荷存储层内定义 2n种阈值电压状态，分别实现每个单元存储 2、3 或 4 比特的数据；目前，五层单元（PLC）及更高层级的技术也正在积极探索中。这些模式虽然提高了单层存储密度，但也相应地压缩了阈值电压的容限（margin），因此要求对电荷的注入与移除进行精确控制。现代控制器通过多种手段应对这一挑战，包括复杂的“编程-验证”（program–verify）方案、动态读取阈值调整，以及先进的纠错技术；此外，往往还会结合机器学习算法来预测电荷漂移，并补偿整个阵列中存在的差异性。由于每增加 1 比特的数据，相邻状态间的可用容限就会减半，因此逻辑缩放能否成功，在很大程度上取决于垂直、横向及架构层面的优化——这些优化有助于保持存储单元的一致性，并确保读取感测时的裕量（read-sensing headroom）。

架构与封装层面的微缩（图 2d）提供了第四种提升存储密度的手段；该手段作用于芯片（die）和封装层面，而非存储单元（cell）层面。早期的 3D NAND 采用“阵列旁 CMOS”（CMOS-next-to-array，简称 CNA）布局，即外围 CMOS 电路与存储阵列并排置于同一衬底上，这占用了芯片面积的很大一部分。随后演进为“阵列下 CMOS”（CMOS-under-array，简称 CuA）布局，将外围电路置于存储阵列下方，从而腾出几乎整个芯片面积用于存储单元。进一步的方案是“CMOS 键合阵列”（CMOS-bonded-array，简称 CBA），即分别在不同的晶圆上制造 CMOS 逻辑电路和存储阵列，再通过混合键合（hybrid bonding）技术将两者结合；这种方式使外围电路能够采用更先进的逻辑工艺节点。最近，又出现了“晶圆对晶圆”（wafer-on-wafer，简称 WoW）键合技术，将两个完整的存储阵列堆叠在同一个外围 CMOS 晶圆之上，在无需增加垂直刻蚀深度的情况下，有效地使单个封装的存储容量翻倍。这些方案共同促使存储密度的提升更多地源自封装层面，而非存储单元本身；它们也构成了新兴“高带宽闪存”（High-Bandwidth Flash，简称 HBF）架构的基础。

尽管取得了这些进展，但要保持以往的改进速度正变得愈发困难。随着堆叠层数增加，工艺复杂度和器件间的相互作用随之加剧，使得现有材料正趋于其物理极限。至关重要的是，这些挑战的严峻程度取决于具体的应用场景：冷存储（cold storage）对性能波动的容忍度较高，但对数据保持能力有着严格要求；而活跃存储（active storage）和存内计算（CIM）则要求精确的阈值电压控制以及高耐用性。

电荷俘获型（charge-trap）闪存的基本工作原理带来了一系列固有的微缩限制；随着 3D NAND 向“千层”堆叠量级迈进，这些限制变得愈发严峻。这些局限性源于共用的电荷存储介质、垂直通道极高的深宽比，以及物理间距和每个存储单元（cell）所存电荷量的不断减小（图 3）。在达到千层集成度时，垂直堆叠本身已逼近封装层面的高度限制（图 3(a)）。并非所有机制的影响权重都相同。其中，横向电荷迁移（lateral charge migration）和阈值电压窗口塌陷（threshold-voltage window collapse）构成了最根本的限制因素（图 3(b, f)），因为它们直接制约了数据保持能力（retention）和多电平操作——而这两项特性正是所有 NAND 应用赖以实现的基础。此外，静电耦合、读取干扰（read disturb）以及电荷传输性能的退化，进一步加剧了这些核心瓶颈（图 3(c, d, h)）。

横向电荷迁移（Lateral Charge Migration, LCM）已成为现代 3D NAND 中最主要的可靠性制约因素（图 3(b)）。与存储节点在物理上相互隔离的浮栅（floating-gate）器件不同，电荷俘获型 NAND 采用的是一层连续的氮化硅（silicon-nitride）薄膜，该薄膜贯穿了存储串（string）中的所有存储单元。这种结构上的连续性使得被俘获的电荷能够通过扩散以及氮化硅层内的“陷阱到陷阱”（trap-to-trap）传输机制，发生横向重新分布。其驱动力源于相邻字线（wordline）之间的内部电场梯度；当一个已编程（programmed）的存储单元与一个已擦除（erased）的相邻单元相邻时，这种效应尤为显著。由于每一代微缩工艺都会导致单个存储单元的绝对存储空间（存储体积）减小，因此即便电荷发生微小的位移，也会引起可观测到的阈值电压偏移。

垂直微缩（Vertical scaling）加剧了这一效应。随着垂直间距（z-pitch）的缩小，各电荷俘获区域之间的物理间距减小，势垒厚度变薄，电场分布变得愈发不均匀。这导致在存储操作初期出现明显的电荷保持能力损失，并加剧了相邻存储单元间的干扰；在状态裕度（state margins）本身就很窄的 TLC（三层单元）和 QLC（四层单元）模式下，这种现象尤为严重。虽然采用俘获层分段（trap-layer segmentation）等架构设计，或利用阈值电压逼近（threshold-voltage nearing）等算法技术，可以在一定程度上缓解电场梯度，但无法彻底抑制其背后的电荷输运机制。因此，电荷俘获机制（Charge-trap mechanism，简称 LCM）构成了传统连续电荷俘获存储概念的根本性局限；而铁电存储（ferroelectric storage）凭借其固有且受限的极化翻转特性，恰好能够克服这一局限。

存储单元间的干扰：相邻存储单元之间的静电耦合是激进的垂直微缩所带来的第二个后果（图 3(c)）。随着字线（wordline）间距的缩小，编程偏置和读取导通偏置（read-pass biases）所产生的边缘电场（fringing fields），会干扰相邻存储单元的沟道电势。由于浮空多晶硅沟道缺乏直接的衬底电位参考，它极易受到这种电势调制的影响。这种耦合表现为“编程干扰”（program disturb）以及由读取导通偏置引起的阈值电压漂移；当目标存储单元处于擦除状态时，相邻字线之间的这种干扰效应最为显著。随着堆叠层数的增加，耦合路径在三维空间内延伸，导致操作裕度不断缩小。

读取干扰（Read disturb）风险：随着堆叠层数的增加，读取干扰问题愈发严重（图 3(h)）。在执行读取操作时，所有未被选中的存储单元必须施加导通电压（Vpass ≈ 6–8 V），以维持沟道的导通状态。反复施加该电压会在隧穿氧化层（tunnel oxide）上产生累积的电场应力，导致电荷逐渐注入到那些并未被直接写入数据的存储单元中。在长存储串（tall strings）中，更多的存储单元会受到 Vpass 的影响，且每个单元参与读取操作的频率也更高；此外，几何结构上的不均匀性还会导致应力在不同位置出现集中。对于“主动存储”（active-storage）和“存内计算”（CIM）等工作负载而言，这一机制尤为关键，因为这些场景下的读取频率往往比冷存储（cold-storage）层级高出几个数量级。

存储串电流衰减：随着 NAND 存储串中存储单元数量的增加，多晶硅沟道的串联电阻会成比例增长，导致总读取电流趋于饱和（图 3(d)）。在长串（long strings）结构中，这会压缩已编程状态之间的间距，从而减小了用于区分多级阈值电压分布的读出放大器（sense-amplifier）裕度。在多晶硅（poly-Si）沟道中，由晶界主导的导电机制——其中载流子散射和陷阱辅助传输进一步限制了迁移率——加剧了这一效应（图 3(e)）。诸如子块划分（sub-block partitioning）和双层堆叠键合（dual-deck bonding）等架构上的缓解措施，虽然能够缩短有效串长度，但代价是增加了选择晶体管的数量、工艺步骤以及芯片面积。这种传输限制直接促使人们寻求替代性的沟道材料，例如二维半导体和非晶氧化物半导体；这些材料具有更高的迁移率，且不受晶界散射的影响。

自热效应与热不均匀性：高大的 3D NAND 堆叠结构在运行过程中会表现出显著的热不均匀性（图 3(g)）。由于多层氧化物-金属堆叠结构的热导率较低，焦耳热无法均匀散发，导致整个堆叠高度上产生数开尔文（K）的温度梯度。位于长串中心附近的存储单元所处的局部温度高于两端的存储单元，这导致阈值电压、数据保持特性（retention）以及读电流随位置发生偏移。这种自热效应进一步加剧了“跨温度效应”（cross-temperature effect）——即在一种环境温度下进行编程，而在另一种环境温度下进行读取时，阈值电压分布相对于固定的读取参考值发生偏移。这种复合的热扰动会随着堆叠层数的增加而恶化，在 QLC（四层单元）器件中尤为严重，因为这类器件的状态裕度本身就已经非常微小。

阈值电压变异性与窗口塌陷：电荷陷阱型（Charge-trap）NAND 面临着多种变异性来源，这些因素不断累积，压缩了可用的阈值电压窗口。由于微缩后的存储单元内存储的电子数量较少，固有的随机性使得阈值电压对单个电子的捕获或释放事件变得非常敏感。随机电报噪声（RTN）——即由单个载流子的捕获和发射事件引起的离散电流波动——在 QLC 配置中显得尤为关键，因为在这种配置下，各状态之间的边界仅相隔几十毫伏（图 3(f)）。

外部变异性源于高堆叠结构复杂的制造过程。沟道直径的梯度变化、多晶硅晶粒结构、随层数而异的沉积厚度，以及刻蚀工艺导致的锥度效应，共同在垂直串（vertical string）方向上造成了系统性的阈值电压偏差。随着时间推移，这些变异因素会与多种效应叠加，包括循环操作导致的缺陷累积、侧向电荷再分布、存储单元间的相互干扰，以及由干扰（disturb）引发的电荷注入。其累积效应表现为阈值电压分布的展宽与漂移，甚至可能导致阈值电压发生交叉（crossover）——即不同编程状态出现重叠，这从根本上限制了可靠的多电平存储。

综合来看，这些机制构成了相互强化的制约因素。并非单一挑战就能阻碍进一步的微缩；正是这些挑战的汇聚，使得微缩的瓶颈从“机制受限”转变为“裕度受限（margin-limited）”——这类似于先进逻辑器件领域中，从单纯的晶体管尺寸微缩向“受变异性限制的设计”所发生的转变。除了地面应用外，人们对空间数据基础设施的关注日益增长，使得“抗辐射能力”成为焦点：传统的电荷俘获型（CTF）NAND存储器易受电离辐射影响；辐射诱发的电荷俘获与释放过程会引起额外的阈值电压偏移，并导致数据保持特性（retention）恶化，从而进一步限制了微缩介质存储介质的可靠性（图3(i)）。在此情形下，可用的工作窗口并非由单一机制决定，而是由多种机制的累积相互作用所界定；这从根本上制约了电荷俘获型NAND的微缩潜力，也促使业界寻求多元化的技术策略。

上述挑战在各类 NAND 应用中的严重程度各不相同。冷存储（Cold storage）对耐用性要求适中，但对数据保持能力和最高位密度有极高要求；活跃存储（Active storage）和推理（Inference）层级则优先考虑延迟、带宽以及可预测的读取性能；HBF 和 BAM 架构更侧重于带宽和延迟，而非单纯追求存储密度；而存内计算（CIM）架构则需要宽泛且均匀的电导水平，以支持模拟计算。这种多样性意味着不存在单一的“继任”技术；相反，应采用一种“针对特定应用进行协同优化”的框架——即综合考量工作模式、存储机制、通道材料和系统架构，并进行协同选择，从而适配具体的工作负载约束（图 4）。

电荷俘获型闪存（CTF）：基准技术。尽管存在微缩方面的局限性，CTF 依然是目前最成熟、良率最高且最具成本效益的 3D NAND 技术。其制造基础设施遍布全球多家生产基地，且其工艺集成方案的细节完善程度，是其他任何替代技术尚未企及的。在占据 NAND 出货量主导地位的“冷存储”应用领域——包括超大规模 QLC 企业级固态硬盘（SSD）、归档存储层级以及各类消费电子设备中——预计在向“千层级”（kilolayer）堆叠演进的过程中，CTF 仍将是首选技术。通过在俘获层分割、阻挡氧化层工程设计以及先进纠错码（ECC）方案等方面的持续改进，CTF 的应用边界得以进一步拓展。当前的核心问题不在于 CTF 是否会被取代，而在于如何通过引入新机制来增强 CTF，从而满足那些仅靠电荷俘获机制无法实现的需求。

铁电 NAND：面向高可靠性存储层级的受限存储方案。与电荷俘获型堆叠结构的渐进式改进不同，铁电存储通过引入“可切换极化”机制（图 4h），从物理层面消除了导致微缩瓶颈的关键因素——电荷离域（charge delocalization）。在此方案中，类似于图 4f 中氮化物结构所采用的“盒式切割”（box-cut）概念——即通过分割存储层来抑制横向耦合——被应用于铁电堆叠结构中，具体实现方式是插入一层薄电介质。铁电 NAND（Fe-NAND）利用氧化铪锆（HZO）的极化特性来编码信息，从而摆脱了对俘获电荷的依赖，也消除了 CTF 中导致数据保持能力下降的电荷扩散路径。极化切换所需的电压远低于 Fowler-Nordheim 隧穿效应所需的电压；此外，由此产生的电荷位移在空间上被严格限制在每个存储单元内部，从而有效抑制了电荷的横向迁移。

近期的演示表明，在铁电堆叠层中插入薄介电层——即“阻挡氧化物/切断”（BOXCUT）架构——既能实现宽且可调的存储窗口，又能保持与现有垂直间距（vertical pitch）相兼容的栅极堆叠厚度（图 4g）。另一种折中方案是“铁电辅助电荷俘获型闪存”（Fe-CTF，图 4g）；它在保留传统电荷俘获型闪存（CTF）工作机制的同时，引入了铁电层，从而降低了编程电压并改善了短期数据保持能力，这有助于向全铁电存储技术的过渡。铁电层支持在后端工艺热预算范围内进行共形沉积，从而便于集成到现有的工艺流程中。

Fe-NAND 特别适用于“活跃存储”（active-storage）和“存内计算”（CIM）层级。与 CTF 相比，它具有更宽且更均匀的电导水平，能够为应对器件间的差异性（device-to-device variation）提供更大的裕度，使其成为“存内推理”（in-memory inference）的理想基础架构（图 5f）。目前面临的主要挑战之一是循环寿命（cycling endurance）：基于 HZO（氧化铪锆）的器件，其当前的编程/擦除循环次数尚低于企业级应用的目标要求。不过，Fe-NAND 无需完全取代 CTF；一种可行的近期部署策略是采用混合架构——即由铁电存储单元负责高可靠性存储区域，而由 CTF 负责高密度存储区域。

二维和非晶氧化物半导体沟道：另一种互补方案侧重于沟道材料，而非存储层（图 4(a-e)）。现代 3D NAND 依赖于多晶硅沟道；在极高深宽比下，其晶界、掺杂剂的变异性以及迁移率的下降问题会变得十分严重（即第 3 节所讨论的串联电流衰减问题）。虽然通过多晶硅晶粒工程可以一定程度上扩展这一极限，但无法彻底消除晶界；当串联长度超过一定限度时，无论采用何种结晶技术，都无法挽回因串联电阻而损失的电流裕度。二维半导体（如二硫化钼，MoS2）和非晶氧化物半导体（AOS，如铟镓锌氧化物，IGZO）展现出了截然不同的电荷输运特性。它们表面不存在悬挂键，且在亚纳米有效厚度下仍具备高迁移率，从而实现了出色的静电控制，并降低了对结构变化的敏感度。

近期研究表明，在 300 毫米晶圆上，MoS2 可以在深宽比高达 40:1 的孔洞内实现保形沉积，验证了其在先进 3D NAND 几何结构中的可制造性。与 HZO 铁电栅极堆叠集成的 IGZO 沟道，其横截面透射电子显微镜（TEM）图像证实了纳米尺度的保形性（图 4d–e）。均匀的沟道厚度和无晶界特性降低了变异性，而更薄的导电路径则允许进一步缩小垂直间距。

值得注意的是，二维/非晶氧化物半导体沟道与铁电栅极堆叠的结合是一种协同创新。将高迁移率、无晶界的沟道与低电压、空间受限的存储机制相结合，能够同时解决微缩过程中面临的电荷输运和可靠性两大难题。对于存内计算（CIM）而言，这种组合优势尤为显著：电流均匀性的提升直接转化为更可靠的模拟权重值，而铁电存储窗口则为“乘加运算”（multiply-accumulate operations）提供了所需的宽范围且线性的电导调制能力。

用于低延迟随机访问的 3D NOR：在 NAND 的块串行（block-serial）读取延迟过高而无法接受的场景下，能够实现单元级（per-cell）随机访问的 3D NOR 架构便极具吸引力。然而，垂直 NOR 技术在过去一直受限于一个难题：即需要在多晶硅（poly-Si）柱上形成垂直的源极/漏极结。

采用与后端工艺（BEOL）兼容的铁电氧化物（如 HZO）并结合非晶态过渡金属氧化物沟道，可以绕过这一障碍：耗尽型铁电场效应晶体管（FeFET）仅需薄金属源极/漏极，从而实现了与后端工艺兼容的垂直集成。目前尚待解决的问题包括铁电层/沟道界面的控制，以及源极/漏极的接触电阻。这种基于垂直 FeFET 的 3D NOR 架构，为实现靠近处理逻辑、具备高带宽且类似于嵌入式 DRAM（eDRAM）的存储器提供了一条极具前景的路径。

高带宽闪存（HBF）与“大型加速器存储器”（BAM： big-accelerator memory）：并非所有的扩展挑战都需要在器件层面寻求解决方案；有些问题在系统集成和数据访问层面解决更为有效。高带宽闪存（HBF）和“大型加速器存储器”（BAM）代表了该领域内两种互补的策略。它们无需改动存储单元，即可提升 NAND 的有效利用率，且与底层的具体存储机制无关（见图 4(i, j)）。

HBF 属于封装层面的创新。它通过宽带封装内接口，将多个 3D NAND 裸片（die）与专用控制器共同封装在一起，从而缩短了存储与计算之间的通信路径，降低了延迟，并减少了单位数据传输的能耗。这在概念上类似于 DRAM 系统中的高带宽内存（HBM）（见图 4i）。在 AI 推理工作负载中，往往需要将数 TB 的模型参数传输至加速器集群；HBF 的引入，使得存储带宽限制不再是固定的架构瓶颈，而转变为一个可配置的设计参数。

相比之下，BAM 侧重于存储控制路径，而非物理接口（见图 4j）。对于那些涉及细粒度、数据依赖型访问的工作负载——例如图分析、推荐系统，以及大语言模型中的嵌入（embedding）检索——若采用传统的由 CPU 协调的数据传输方式，往往会产生过高的 CPU-GPU 同步开销，并导致严重的 I/O 放大问题。 BAM 将 CPU 从这一关键路径中移除，允许 GPU 线程按需直接发起存储访问；它将 NAND 层视为加速器内存的可寻址扩展，仅从中提取所需的数据。

HBF 和 BAM 在不同层面发挥作用：HBF 重塑了物理存储层次结构，而 BAM 则重塑了访问与控制路径。两者在存储单元层面均不依赖于特定的底层技术，无论是采用 CTF、Fe-NAND 还是混合堆叠结构，都能从中获益。在协同设计框架内，它们构成了连接“器件级创新”与“系统级性能”的集成层。此外，它们与下文将讨论的“存内计算”（Compute-in-Memory）范式具有极强的协同效应——在存内计算中，最大限度地减少数据搬移至关重要。

存内计算：将 NAND 作为计算基底。最重大的架构变革在于重新定义了 NAND 的角色：使其从被动的数据存储库转变为主动的计算基底。这一转变是由应用层需求所驱动的。例如，大语言模型（LLM）的训练依赖于 PB（拍字节）级的数据语料，其生成的权重文件可达 TB（太字节）量级；在蛋白质组学或代谢组学研究中，单次质谱分析即可产生 TB 级的光谱数据，且需在参考数据库中进行比对检索；此外，基因组学、蛋白质组学、代谢组学、大语言模型（LLM）、检索增强生成（RAG）以及推荐系统，均高度依赖于对大规模数据集的相似性查询——而这些数据集已无法完全装入 DRAM 中。对于这类工作负载，数据搬移（而非算术运算）成为了决定延迟和能耗的关键因素，因为模型权重和特征向量在抵达计算单元之前，必须穿过多级存储层次结构（见图 5）。隐私与安全需求进一步加剧了这一挑战：由于原始数据往往无法被传输至远程服务器，推理任务被迫向边缘侧迁移，而边缘侧的 DRAM 和 SRAM 容量又十分有限。虽然全同态加密等隐私保护技术允许直接在密文上进行查询，但这会导致加密数据库的规模膨胀至数百 TB。诸如“阻变交叉阵列”（resistive crossbars）之类的近存加速器虽能在一定程度上缓解带宽瓶颈，但在阵列规模和集成密度方面却面临着众所周知的扩展性限制。

基于 3D NAND 的存内计算（CIM）提供了一种可随存储容量同步扩展的方案。通过利用存储的阈值电压与感测电流之间的模拟关系，可以在存储阵列内部直接执行乘累加（MAC）运算——这是神经网络推理中最核心的运算基元。这种方法复用了现有的阵列架构来实现加权求和（图 5(a,c)），从而使阵列从单纯的被动存储单元转变为近存计算单元（图 5(b)）。研究表明，铁电 NAND 阵列在执行同样的 MAC 运算时，能够提供更高的模拟精度和能效。此外，这类阵列还可作为执行大规模位运算和向量相似度搜索的载体，这些操作在基因组比对、蛋白质组学中的开放式修饰搜索、生物特征匹配以及大语言模型（LLM）中的嵌入检索等任务中至关重要。对于受存储带宽限制的工作负载，该方案在执行时间和能效方面均实现了 1 到 2 个数量级的提升（图 5(d,e)）。由于这些运算基元以“读”操作为主，且在超高维计算和容错计算范式下对器件噪声具有较强的鲁棒性，因此它们能够充分发挥 NAND 的优势，同时规避了其在写入寿命（耐用性）方面的局限；而对于写入密集型的步骤，则可将其卸载至异构集成的 RRAM 或专用集成电路（ASIC）近存计算模块中处理。

NAND 内部计算（in-NAND computation）的效率会随着堆叠层数的增加而显著提升：更高的堆叠不仅带来了更大的存储容量，还为原位（in-situ）运算提供了更高的并行度；研究表明，搜索延迟会随堆叠高度的增加呈指数级下降（图 5）。因此，存内计算（CIM）可被视为前述器件级创新成果的汇聚应用层。铁电存储技术能够提供模拟计算所必需的宽泛且均匀的电导水平；高迁移率的二维材料（2D）或非晶氧化物半导体（AOS）沟道则确保了电流的一致性，从而实现了可靠的权重感知；此外，通过 HBF/BAM 集成，对于那些无法完全在阵列内部完成的运算，系统能够最大限度地减少数据迁移。

要实现这一协同设计愿景，就需要一套能够匹配问题复杂性的建模基础设施。在“裕量受限”（margin-limited）的工况下，器件的扩展特性并非由单一效应决定，而是由多种机制相互耦合、共同作用的结果。仅凭经验性的表征手段，已无法准确判断所提出的材料或架构变更究竟是扩大了工作裕量，还是仅仅对其进行了重新分配。3D NAND 存储器中高深宽比的立体结构，使得基于短流程（short-loop）的硅片表征变得愈发不切实际；此外，由于栅极堆叠材料、沟道化学成分以及集成方案所构成的组合空间过于庞大，单纯依靠“试错法”进行探索已不可行。因此，业界必须从纯粹依赖硅片实测数据的开发模式，转型为由多抽象层级的建模与仿真所引导的开发模式（图 6）。

在原子尺度上，基于密度泛函理论（DFT）等“第一性原理”的方法，能够深入揭示氮化物基存储堆叠及铁电存储堆叠内部的陷阱物理机制、界面特性以及电荷输运机理（图 6(a)）。这些研究成果可作为输入参数，应用于器件级的 TCAD（技术计算机辅助设计）仿真中，从而评估器件的电学性能、机械应力、热效应以及新型存储单元结构（图 6(c)）；同时，工艺级的仿真（涵盖刻蚀轮廓、薄膜沉积及应力演变等过程）也为上述分析提供了有力支撑（图 6(b)）。在阵列与系统层面，基于器件建模的物理感知策略，能够针对跨温度效应（cross-temperature effects）和位置相关变异性（position-dependent variability）等问题，采取有针对性的缓解措施（图 6(d)）。

机器学习正日益深入地融入这一仿真体系之中。其应用场景广泛：从针对同质存储区域进行无监督聚类以实现“区域化纠错”，到构建“编程干扰”（program-disturb）行为的监督学习模型，再到利用神经网络优化存储单元的编程操作及陷阱能级分布，不一而足。这些人工智能辅助方法能够在大幅降低计算成本的同时，保持与完整 TCAD 仿真相当的预测精度，从而有效加速下一代器件的设计周期（图 6(e)）。

对于本文所倡导的协同设计框架而言，这种多尺度集成不仅是提升便利性的手段，更是必不可少的关键要素。要评估“铁电栅极叠层+IGZO沟道”这一组合能否满足特定应用层级在耐久性、数据保持能力及变异性方面的指标，并确定其工艺集成是否与现有的CTF（电荷俘获型闪存）制造产线兼容，就需要建立一套从原子尺度计算、器件TCAD（技术计算机辅助设计）仿真，一直到系统级可靠性预测的无缝工作流程。在构建这一流程的同时，还需解决中尺度陷阱输运模型中现存的不足，并克服机器学习代理模型在不同工艺节点间迁移能力有限的问题——这正是NAND存储领域当前所面临的最紧迫技术挑战之一。

在过去十二年里，3D NAND 已从最初的垂直集成概念，演变为以数据为中心的计算领域的一项基础技术，支撑着从云规模人工智能（AI）训练，到曾经由硬盘驱动器（HDD）和磁带独占的冷存储层级等各类应用。闪存对于全球计算基础设施的战略重要性，前所未有。

然而，传统的电荷俘获（Charge-Trap, CTF）架构正面临一系列相互交织的物理极限——包括横向电荷迁移、单元间干扰、读干扰累积、串电流衰减、自热效应以及阈值电压窗口塌陷。这些因素共同导致进一步的垂直微缩（scaling）面临收益递减的困境。这些挑战并非简单的渐进式难题，而是反映了连续氮化物存储介质和多晶硅沟道所固有的基本制约，标志着技术演进正从“几何尺寸驱动”转向“物理极限受限”的阶段。

未来的发展方向并非彻底取代电荷俘获闪存（CTF），而是采取一种多元化、以应用为导向的协同设计策略，并建立清晰的干预层级。在存储机制层面，采用 BOXCUT 架构的铁电栅极堆叠技术，能够直接解决电荷离域（charge delocalization）和裕度塌陷（margin collapse）这一核心瓶颈，使铁电 NAND（Fe-NAND）成为实现“主动存储”（active-storage）和存内计算（CIM）的关键技术。在沟道层面，二维半导体和非晶氧化物半导体能够消除晶界传输限制——这些限制在千层级多晶硅沟道中严重制约了串电流。在系统层面，高带宽闪存和面向大型加速器的存储器，有助于缓解日益制约 AI 工作负载的数据搬运瓶颈；同时，存内计算技术则将 NAND 阵列本身转化为一种计算载体。在此过程中，电荷俘获闪存凭借其无与伦比的制造工艺成熟度，依然是高密度冷存储领域成本最优的基础方案。

单一的创新不足以应对挑战，单一的应用场景也无法定义所有的技术需求。在实践中，这意味着未来的 NAND 技术将以“产品组合”的形式演进：针对冷数据采用高密度的多级电荷俘获存储；针对对延迟敏感的推理任务采用类 SLC（单层单元）的运行模式；而在裕度、电压或计算功能成为主要设计约束的场景下，则引入铁电 NAND 或采用先进沟道材料的新型器件。 NAND 的未来在于对涵盖材料、器件、集成方案及系统架构的各类异构存储机制进行协同优化。在这一范式下，NAND 正从被动的存储库演变为计算数据路径中的主动要素，使存储、传输与计算日益实现融合共存。通过这一转型，3D NAND 不仅能够支撑起“千层级”堆叠时代，还将重新定义其在未来计算系统中的角色。