最近，高通最新的2nm芯片第六代骁龙8超级至尊版（Snapdragon 8 Elite Extreme Gen6）陷入黑屏重启风波。根据社交媒体网友反馈，搭载该SoC的国产高端手机陆续传出遭遇随机黑屏及重启的问题。
据了解，黑屏主要发生在执行高负载任务时，例如玩游戏等。 然而，目前尚未有使用同样由台积电2nm制程生产的联发科天玑9600 Pro芯片的手机传出类似问题。
9月23日，高通在夏威夷骁龙技术峰会上正式发布了第六代骁龙8至尊版系列旗舰移动平台，芯硬件当时也在现场进行了报道。第六代骁龙8超级至尊版登场，跑分小超玄戒O3！首次5GHz反而是我最不在意的
今年最大的不同，就是高通首次打造了双旗舰，同时推出两款产品，分别叫做第六代骁龙8至尊版（Snapdragon 8 Elite Gen6）、第六代骁龙8超级至尊版（Snapdragon 8 Elite Extreme Gen6），编号分别为SM8950、SM8975，目前传出问题主要是超级至尊版（Extreme版本）。
在芯硬件看来，目前流传的部分案例机型，虽然都采用了这款芯片，但现阶段证据不足以说明就是芯片的问题。
据了解，台积电2nm量产推进至今，供应链确认良率稳定在60至70%。 这个数字是半导体业量产成熟的基准线，明显优于三星同节点水准。 关于黑屏重启的问题，有业内人士认为，部分旗舰机为了轻薄机身，把均热板的尺寸压缩，高负载运作时散热跟不上，芯片过热才触发保护性重启。 这是散热设计问题，不是晶圆制程问题。
另外，同样采用台积电2nm米打造的联发科天玑9600 Pro上市后没有出现类似问题，也打破制程存在物理瑕疵的谣言。而传言的iPhone 18 Pro重启问题，苹果也已证实纯属iOS 27驱动程序漏洞，火速更新后便已解决，与晶圆代工硬件完全无关。
另外，背后更不排除是竞争厂商刻意藉机制造话题，在社交媒体带节奏。
有报道称，当下是高通评估2nm订单是否分流给多家代工厂的谈判关键期。 台积电目前是高通最主要的先进制程供应商，一旦高通决定分单，其他代工厂就能拿到一部分旗舰芯片订单。
如果将终端机散热问题和软件适配问题，刻意包装成“台积电2nm制程翻车”，是竞争代工厂打舆论战、争取分单筹码的惯用手法。 社交媒体出现黑屏话题的时机和密度，本身就是一个信号。
当然，以上都是目前猜测，尚无确凿证据。
众所周知，华为 LogicFolding（逻辑折叠）技术虽是制裁背景下催生的创新成果，可以说是受限工艺制程下的最优解。也让业界看到，在晶体管微缩逐渐逼近物理极限的情况下，还有另外一条路可走。
事实上，随着晶体管微缩带来的收益已经越来越小。有说法认为，尤其在2nm以下，单纯靠微缩提升性能的路子已经快走到头了。
不仅如此，最近还流传出“高通华为专利互换，这说明2nm翻车已经成事实了，2nm也是物理极限了”的说法，关注度一度暴涨。
10月5日，华为官方宣布，华为与高通宣布达成一项为期多年、范围广泛的专利许可协议，内容包括双方在5G、计算、人工智能和网络等多个领域的专利组合交叉许可，以及高通将收购华为部分美国专利。该交易将在获得必要的监管批准后完成。
于是，就有网友将其解读为“2nm翻车”，接下来高通要走逻辑折叠这条路了。
对此，高通进行了澄清，核心意思就是与华为签订协议是交叉许可，高通并非“净支付方”，华为也买了高通的专利，同时强调该协议与华为的LogicFold （逻辑折叠）技术无关。
高通发言人表示：“高通和华为签订了一项为期多年的广泛专利许可协议，该协议涵盖了多个技术领域的交叉许可。条款为机密，但有关高通在该许可协议中为净支付方的报道是不正确的。此外，声称该协议与LogicFold （逻辑折叠）相关的说法也不准确。另外，高通已同意购买华为在多个技术领域内的某些非蜂窝美国专利。”
虽然华为逻辑折叠技术是巨大创新，但就现有SoC的性能迭代路径而言，仍难以匹敌高通、苹果所坚持的制程微缩路线。
近期有半导体行业专家指出，核心原因在于逻辑折叠技术会带来额外的热税（thermal tax）负担。
所谓热税（thermal tax），指技术方案带来的隐性额外散热代价与性能损耗，通常表现为主频受限、额外功耗上升。逻辑折叠技术不仅会对主频形成散热约束，还要求配套主动散热方案，这也大幅降低了它对高通、苹果等移动芯片厂商的吸引力。
分析机构Kurnal Insights此前公布了华为麒麟9050 Pro芯片的裸片显微图，证实其通过逻辑折叠技术键合了一块计算裸片与一块SRAM存储裸片。这项技术采用垂直堆叠逻辑电路的思路，通过约1.5μm（微米）间距的高密度面对面铜铜混合键合，将多层有源硅片贴合在一起，即便单层晶体管密度不占优，也能提升整体计算密度。
同时该方案还能缩短信号路径，借助微米级的细间距垂直互连，让多层独立的有源硅层在功能上等效于一颗单片芯片。
华为称，逻辑折叠技术用短距离垂直混合键合连线替代了传统的长平面走线，核心互连长度平均缩短约20%，部分关键路径更是缩短了约70%。
据悉，该技术可削减约50%的时钟缓冲器（clock buffer）。时钟缓冲器是芯片时钟网络中的核心元件，作用是放大、整形时钟信号，保证时钟到达芯片不同模块时时序同步。
这里解释一下，芯片内部的金属互连线天然存在寄生电容（parasitic capacitance），导线之间、导线与硅衬底之间会形成无形的电容效应，走线越长，寄生电容越大，信号衰减就越严重，就需要更多级时钟缓冲器来补偿信号损耗。
逻辑折叠技术用垂直短距互连替代长平面走线，互连线大幅缩短，寄生电容显著降低，不再需要大量缓冲器来修正信号，因此缓冲器规模可以砍半。同时寄生电容减少也意味着信号充放电带来的额外功耗下降，连带降低整体电压与功耗需求。
但X平台知名半导体行业博主@Taog_1575 对此提出了不同观点。他认为，逻辑折叠技术带来的散热问题，与芯片背面供电网络（Backside Power Delivery Network，BSPDN）的热损耗逻辑高度相似，后者将供电走线移至硅晶圆背面，仅在正面保留高速数据信号线。
他指出，即便通过设计规则限制高性能单元垂直堆叠来降低热密度，或是通过缩短路径来降低功耗，最终仍会因为整体散热能力下降而面临更严重的发热问题。这也正是高通、苹果 “对在移动芯片中采用逻辑折叠技术不感兴趣” 的核心原因。
此外该博主还判断，华为的制程能力大约要到2030年才能追平台积电N3E工艺的同等水平。
