量子纠错不再是“慢到没法用”的理论方案，而是能和量子芯片走在一起的实时控制方案。
量子计算走上实用化道路之时，量子纠错就是最好的扶手，量子比特生来弱不禁风，会受到环境噪声、操控噪声的影响导致量子信息丢失迅速，经过高效、实时的量子纠错才能让量子计算机完成真正的大规模容错计算。
2026年6月1日，Riverlane和Rigetti等组成的研究团队在Nature Communications上发表了题目为“Demonstrating real-time and low-latency quantum error correction with superconducting qubits”（在超导量子比特上演示了实时、低延迟的量子纠错），LauraCaune是该文章的第一作者，LauraCaune、Luka Skoric、Nick S. Blunt是文章通讯作者。
本研究在超导量子处理器上实现了实时、低延时、可扩展的量子纠错解码，实现完整的解码响应时间低于9.6微秒、单次解码平均时间不到1微秒，解决了量子纠错的“数据堆积”难题，完全克服了通往通用容错量子计算的路障。
研究背景
量子计算机令人神往的原因就是它在解决密码学、材料学、药物学等经典计算机无能为力的问题上能充分发挥指数优势。然而现实中很残酷，实际上量子比特很“脆弱”。
量子纠错(QEC)就是给量子信息“上保险”，把一个逻辑量子比特储存在多个物理比特上编码，不断监测错误，实时纠正错误，保证整体计算的稳定可靠。
但以前有一段时间，量子纠错有一个无法克服的漏洞：纠错速度不及出错速度。
超导量子芯片每1微秒可以算出一次错误特征，但经典的解码软件一般是离线跑，延迟都好几十甚至几百微秒；数据越攒越多，出现很严重的“积压”问题，物理逻辑运算速度减至指数级变慢，逻辑计算根本不能容错完成。
更重要的是，通用的容错门集必须以逻辑分支为代价，简言之，就是量子门要根据上一步的纠错结果自动决定下一步的走法。这对解码的响应速度是很苛刻的要求，好在几微秒内出结果；如果做不到就没有任何容错可谈了。
在实时、低延迟、可扩展三者之间找到一个平衡点，正是这项工作的痛点。
从离线纠错到实时纠错
近几十年来，大部分量子纠错实验所采用的都是离线模式，即实验产生数据后，存储下来，然后在实验结束后运送到其它计算机上进行外部分析。
这么做虽然可以检验量子纠错理论，但并不适用于真正工作中的量子计算机。原因在于，未来很多需要实时完成的量子操作都要根据纠错结果实时选择下一步运动方向。
比如在表面码结构中，做一般的量子计算所需要的非Clifford门可能要应用到条件逻辑操作上，即量子计算机需要根据纠错结果实时选择下一步计算方向，但如果纠错结果不能及时返回结果，整个计算机的动作都必须停下来等待。
换句话说，未来的量子计算机必须边算、边判错、边纠错。量子控制技术的要求就很高了，除了极快的解码速度以外，还要极低的通信时延和控制时延，而且还要有扩展到更大规模系统的能耐。本研究也是主要围绕目标进行的。
FPGA作为量子纠错的实时“大脑”
为了做到真正的实时纠错，研究团队将解码器真正地跑在FPGA硬件平台上，而非使用传统的CPU服务器。
FPGA很大的优势就是天然的并行计算能力，而且能有确定、易预测的低时延。相比软件解码，FPGA允许解码器在获得量子测量数据后立刻解码运行，而不会有操作系统调度和数据拷贝等开销。
本次的工作使用的是Riverlane之前实现的Collision Clustering解码算法。该解码算法能实现较高的纠错能力同时，硬件资源配置较低，适宜运行在FPGA上。
研究团队又把这个解码器直接加入Rigetti的Ankaa-2超导量子计算机控制器软件，这样量子测量的结果就能在控制器软件内分析、反馈，并不需要发送到远程服务器处理。这实际上是连接量子芯片、解码器、控制系统的高速闭环通道，大大减少系统延迟。
表面码的稳定性实验方案
为了让研究结果更能体现实时纠错能力，研究组的实验采用了Rigetti的超导量子芯片Ankaa-2。Ankaa-2是84个超导量子比特，149个可调超导耦合器的超导量子处理器，以二维平面方式布局。
研究团队从中选用8个量子比特做了一套小型的表面码稳定性的实验。表面码是各种量子纠错方案中潜力最优的一种，容错阈值最高，只需最近邻的耦合器硬件结构最简单，最适宜超导量子芯片中的实现。
实验中，计算机处于不停地重复稳定子测量、看看有没有出现错误的运转过程中。每次测量就产生对应的综合征，实时将这些综合征送到FPGA里的解码器解码。
解码器会根据错误模式判断逻辑量子态是否受到影响，之后向出口输出相应的纠错数据。团队也连续做25轮纠错实验，并做了近10万次，取得稳定的统计结果。
解码快过数据生成，错误率随之下降
团队做了一系列关键性的测试，成绩很不错。
第一，解码速度很快。5轮解码实验平均每轮解码要用0.44微秒；最多实验25轮也是0.79微秒。这个时间比超导量子设备生成纠错数据的时间要快一些。换言之，解码的速度能赶上数据生成的速度，积压将不复存在。
第二，逻辑错误率随轮次增加变小。从5轮至25轮解码，逻辑错误概率从28.1％降到了20.5％。虽然这时的绝对值还偏高，但还是呈下降趋势，说明纠错确实在工作。他们还做了在线最小权重完美匹配解码器来做post-processing，结果与FPGA的实时解码差不多。
第三，响应时间可控。在一次9轮解码中，完成从最后一轮测量结束到执行条件门的整个过程用了9.6微秒。其中，解码过程6.5微秒，其余的分别是控制系统的通信时间和电路的逻辑延迟时间。他们也用量子比特的T1时间做一个“外部时钟”来做自测，看看是否有隐藏的时间开销。
比以前人们快在哪儿？又有什么局限？
Google团队去年所做的表面上的测度实验也是“实时解码”，只不过他们的实时解码延迟是几十个微秒量级，而且还需要将测度数据传送到以太网送至外部CPU解码器。
Rigetti的工作则是把解码器和控制系统放在一起，减少了各控制设备通信而带来的额外开销，延迟更低。当然这项工作也存在缺点。8个比特的大小太小，还不可能满足实用级量子纠错（后者涉及上百甚至上千个物理比特）的大小。
此外，实验中观测的逻辑错误率也不低，主要受限于Ankaa-2芯片读取保真度以及双量子门fidelity。在未来，如果加入如量子比特重置、软信息解码等更先进的技术方法，性能还有很多可以提高的空间。
走向“稳定性实验”的逻辑门
Rigetti首席科学家Alexander Hill接受采访时说：“我们的最终目标是不让解码拖量子计算的后腿。”
接下来，他们计划把这套解码器升级为流式解码（也就是说，不等到所有数据收齐后再开始解码，而是边收边解），同时FPGA的时钟频率也可以提升到现在的156MHz左右的速度，跑到400MHz以上，解码速度再多一倍。
这项工作发出一个明确的信号：我们距离“能跑得动的容错量子计算机”又近了一步。
https://www.nature.com/articles/s41467-026-73331-6
