2026年11月5日，IBM、美国橡树岭国家实验室（ORNL）与AMD宣布推出一套面向量子纠错的协同设计平台。此次合作将IBM的量子处理器与ORNL的高性能计算系统整合起来，旨在解决实现规模化容错量子计算过程中如何让经典计算系统跟上量子纠错的需求问题。
该平台将IBM的120量子比特Nighthawk处理器与ORNL的Umbra高性能计算系统部署在同一环境中。Umbra搭载AMD Instinct MI355X GPU和第五代AMD EPYC CPU，为量子纠错算法开发、解码优化及软件编排提供经典计算支持。
这次合作的重点是IBM开始把量子处理器与经典高性能计算系统放在同一个研究环境中，围绕量子纠错展开协同设计。这种协同并非简单地叠加两类计算资源，而是源于量子纠错流程本身对经典计算能力的依赖。
量子纠错对经典计算的需求
量子比特很容易受到环境噪声和控制误差的干扰。计算任务越复杂、运行时间越长，错误累积的风险就越高。要让量子计算机可靠地执行复杂任务，就必须通过量子纠错编码保护量子信息。
研究人员通常会将量子信息编码到多个物理量子比特中，再通过测量获取错误综合征（Syndrome），从中判断计算过程中可能出现的错误。
这里真正考验系统能力的，是测量之后的处理过程。量子处理器能够产生错误信号，但要判断这些信号对应什么错误，还需要经典计算系统运行解码算法。解码器根据测量结果推断错误类型，为后续纠错或条件操作提供依据。
图1：量子纠错协同设计平台
因此，容错量子计算不仅要解决量子比特如何保持稳定的问题，还要解决经典计算能否及时跟上纠错过程的问题。这也是IBM此次将高性能计算资源引入量子纠错研究的直接原因。
IBM、ORNL与AMD的分工
在这套量子纠错与高性能计算协同平台中，IBM、ORNL与AMD分别提供量子硬件、高性能计算资源及相关技术支持，共同构建量子纠错所需的计算环境。
IBM提供120量子比特Nighthawk处理器，作为平台的量子硬件基础。该处理器采用方形晶格连接结构，并支持中途测量和实时脉冲控制。配合IBM Quantum System API，研究人员还能够访问原始测量信号，并在计算过程中根据测量结果调整后续操作。
图2：IBM量子计算设备与ORNL高性能计算系统的协同部署
经典计算部分则由ORNL和AMD共同支撑。ORNL提供Umbra高性能计算系统，系统搭载AMD Instinct MI355X GPU和第五代AMD EPYC CPU。GPU可以为解码算法的开发与评估提供加速能力，CPU则承担通用计算任务。对于需要处理大量测量数据、反复测试不同解码方案的研究来说，这些计算资源能够提供必要的支持。
这并不是IBM与AMD第一次在量子计算领域合作。此前，双方已经展示过利用AMD芯片进行量子错误解码的算法，IBM也曾使用AMD GPU加速样本式量子对角化（SQD）中的经典对角化计算。此次合作进一步扩大了双方的协作范围：不再局限于某项算法的加速，而是将经典计算资源纳入更完整的量子纠错研究环境。
目前，这一平台部署在IBM位于纽约州波基普西的设施内，量子处理器与Umbra处于同一部署环境，同时还将与位于田纳西州的橡树岭领导计算设施（OLCF）建立连接。
对于量子纠错而言，测量数据需要在量子硬件和经典计算系统之间持续流动。将两类计算资源整合起来，有助于研究人员更直接地测试数据传输、解码和反馈过程中的协同表现。
除了平台本身，IBM还将分层量子纠错（Hierarchical Error Correction）列为研究方向之一。简单来说，这种方案不是只依靠单层编码保护量子信息，而是通过内外两层纠错编码提供进一步保护：内层负责保护模块内部的量子比特，外层则保护由内层编码形成的逻辑量子比特。
这种设计有望提高逻辑信息的可靠性，也可能减少对芯片复杂互连结构的依赖。IBM希望借助这套平台，利用GPU等计算资源，在低延迟环境中测试和优化相关方案。
当前量子纠错进展
如果说协同设计平台解决的是技术研究条件问题，那么美国能源部提出的量子计算发展目标，则为这类研究提供了更明确的现实参照。
美国能源部Quantum Genesis Mission中的Q竞赛，目标是在2028年底前将100个逻辑量子比特执行100000次高难度操作。
与这一目标相比，IBM目前披露的实验进展是：最多70个逻辑量子比特完成438次高难度操作。仅从操作次数来看，从438次提升到100000次，需要实现约230倍的增长。
图3：量子处理器与高性能计算系统协同部署的实景图
但这项挑战并不是简单增加量子比特数量或延长计算时间就能完成的。
逻辑量子比特是经过纠错编码保护的量子信息单元。与未经纠错保护的物理量子比特相比，它能够更可靠地承载量子信息、执行计算任务。而随着操作次数不断增加，系统必须在更长的计算过程中持续识别和处理错误，避免噪声不断累积，最终破坏量子信息。
这对整个计算体系都提出了更高要求：量子处理器需要具备相应的性能，纠错编码和解码算法需要不断优化，经典计算系统也必须及时处理持续产生的测量数据，并与量子硬件保持有效协同。
三方合作推出协同设计平台，正是希望为解决这些问题提供研究和验证环境。研究人员可以在真实量子硬件与高性能计算环境中，比较不同纠错方案对量子比特数量、计算时间、测量样本以及经典算力的需求，进一步判断GPU加速能够在哪些环节发挥作用，从而寻找更适合规模化应用的技术路径。
2029年推出Starling
按照IBM此前公布的路线图，Starling计划于2029年推出，目标是在200个逻辑量子比特上运行包含1亿个量子门的计算电路。要实现这一目标，IBM不仅需要提升量子处理器性能，还必须解决大规模纠错过程中硬件、算法与经典计算资源之间的协同问题。
图4：IBM量子计算研究设施
此次IBM与ORNL、AMD搭建的协同设计平台，正是围绕这些问题展开的研究布局。通过将量子处理器与高性能计算资源整合，研究人员可以在更接近实际运行需求的环境中测试纠错方案，评估经典算力对解码速度和系统运行效率的影响。IBM也表示，相关研究成果有望为Starling的技术路线提供参考。
IBM此次搭建的协同设计平台，反映出量子纠错研究正在向更复杂的系统协作延伸。量子处理器负责产生和处理量子信息，经典计算系统承担测量数据分析与错误解码，两者必须配合得足够紧密，才能支撑更大规模的容错计算。
