7月底，芯硬件在美国旧金山参加的Advancing AI 2026大会上，AMD官方正式宣布了代号Venice/Verano的第六代EPYC 9006系列数据中心处理器，专为智能体AI时代而生。
Zen6/Zen6c家族架构的强大威力由此初步展露真容，不但比上代Zen5 EPYC 9005系列再次实现飞跃，更是碾压一众竞品。
9月底，AMD官方公布了EPYC 9006 SP7/SP8系列的型号、规格、价格，旗舰级的EPYC 9996拥有奢华的256核心512线程、1GB三级缓存、4.1GHz加速频率、600W默认功耗，要价高达14904美元，折合人民币大约10万元！
但是，Zen6架构的底层细节、EPYC 9006系列的平台设计，一直都是个谜。
直到今天……
近日，芯硬件再次奔赴美国拉斯维加斯，参加AMD In Depth技术沟通会，终于找到了答案。
大会上，AMD公司院士、高级副总裁、被誉为Zen架构之父的Mike Clark领衔一众技术高层，从架构、SoC、平台、应用等各个层面，详细解读了Zen6家族架构、EPYC 9006系列处理器的设计，还有独特的内存成本优化方案MEXT。
如今的AMD，已经拥有布局完整的全栈AI计算产品，EPYC数据中心处理器、Instinct GPU加速器、Pensando网络、锐龙AI处理器、Radeon AI显卡、Versal自适应SoC和FPGA、ROCm软件等等都具有极强的竞争力。
尤其是EPYC，如今已成为AMD的核心支柱，带动AMD数据中心业务收入在今年第三季度达到85亿美元，同比暴涨97%，已经彻底超越Intel数据中心与AI事业部的73亿美元（同比增幅78%）。
2018年至今，AMD EPYC已经走过了六代产品，每一代都是一次全新的蜕变，无论性能、能效，还是行业合作、货量/收入份额，都在一路高升，势不可挡。
根据AMD的数据，第六代Venice对比第五代Turin，实现了整数性能2.0倍、浮点性能2.4倍、内存带宽2.7倍、HPC计算性能1.4倍、矩阵计算性能1.3倍的全方位突破！
第六代Venice对比第一代Naples，通用计算性能累计已提升约20倍，科学计算性能提升18.6倍，HPC性能提升11倍，内存带宽提升9.6倍！
对比Intel六代至强、NVIDIA Vera、Arm AGI等各家竞品，第六代Venice更是在多项指标上轻松碾压。
如今，AMD EPYC已经拥有超过475套OEM/ODM平台设计、超过1650套虚拟机设计，尤其是第五代Turin平台数量比上代增加了110多套，增幅约70%，成为EPYC史上普及速度最快的一代，远超以往，新鲜出炉的第六代Venice势必更进一步。
当今全球《财富100强》中的大多数企业都配备了AMD EPYC，而且平均每周都有一家《福布斯全球2000强》的企业拥抱AMD。
在如今这个一路狂飙的AI新时代，第六代EPYC更是专为AI智能体、AI基础设施建设量身打造，并且针对不同领域的负载需求，针对性地划分了不同产品线，多点开花：
Venice 9006 SP7主打高性能高密度，Venice 9006 SP8面向主流通用计算，Venice-X 9006X SP74针对高性能计算，Verano 9006 LP专供高能效AI主机节点。
Zen Daddy Mike Clark
【架构细节：Zen6、Zen6c的新使命】
Zen6架构的设计目标中，增强AI算力、延迟最低化，从而适配智能体工作负载、打造面向AI新时代的灵活计算架构，无疑是最核心的一环。
当然，再次大幅提升核心性能、延续高能效设计，以获得吞吐量最大化、扩展机密计算能力，这都是Zen架构一贯的使命。
Zen6架构家族依然延续了Zen6、Zen6c这样的双子星组合，其中Zen6作为高性能核心，面向低延迟、单线程性能敏感场景，追求最高频率与单核性能；Zen6c作为高密度核心，面向云原生、高吞吐场景，追求单路核心数量与总吞吐量。
只不过这一次，c版本不再是配角，甚至有点反客为主，更像是主角。
AMD表示，Zen6、Zen6c一如以往，绝非简单的“大小核”关系，而是基于同样的微架构底座，针对截然不同的工作负载进行了物理级重构，分别优化。
二者在架构设计、IPC性能、ISA指令集方面依然是完全等同的，甚至每核心三级缓存容量也第一次彼此看齐。
主要区别，在架构层面是浮点调度器规模的不同，在SoC层面则是核心数量、三级缓存总容量、频率和功耗的差异。
这是Zen6架构的总体一览图和核心要点。
可以看到，Zen6架构拥有2个基本块拾取和管线、8宽度分派/重命名单元、6个ALU算术逻辑单元、4个载入和2个存储单元、512-bit浮点数据路径、2个周期FADD（浮点加法指令）、64B填充/逐出，以及48KB一级数据缓存、32KB一级指令缓存、1MB二级缓存。
对比Zen5，改进和提升可以说是全方面的，包括但不限于：
更大的操作缓存、更大的返回地址栈、更大的浮点/整数调度器、更大的加载/存储队列、更大的重排序缓冲区（ROB）、更多的微操作融合、更低的分支预测错误延迟、翻倍的4条VNNI INT8整数指令管线。
接下来细看每个模块，首先是前端部分。
分支预测简单说就是当程序遇到条件分支指令的时候，CPU必须知道下一步该去哪里拾取指令来执行，一旦预测错误就必须全部推倒重来，产生巨大的惩罚延迟。
因此，分支预测效率是架构设计成败的核心因素，直接决定了整体执行效率，自然是每代改进的重中之重。
Zen6对分支预测进行了全方位的扩容和升级，重点优化分支预测表，使用算法强大的TAGE预测器，支持更大的返回地址栈（52项增至64项）、更大的分支预测队列，每个周期支持2个跳转执行预测、最多3个预测窗口，大大降低了分支预测错误的延迟。
前端的延迟和带宽经过升级，支持每周期64字节拾取、优化的2条指令拾取流、6.75K操作缓存、每周期最多18个操作交付。
另外，一级指令缓存没有任何变化，还是8路32KB，每周期两组32B拾取。
再看整数执行引擎，支持8个宽度的整数重命名（还有6个宽度的向量浮点重命名）。
整数调度器采用分布式设计以增加容量，拥有多达96个共享的ALU/AGU（算术逻辑单元/地址生成单元），以及48个专用的ALU。
执行窗口大幅增长，其中通用物理寄存器文件从240项来到352项，重排序缓冲区从448项来到640项。
执行单元配备6个ALU、4个AGU、3个分支单元（其一与ALU共享）、2个乘法单元（与ALU共享）、1 个除法单元（与ALU共享）。
另外还增强了微操作融合能力，以提升流水线效率。
这里为何不讲浮点调度器？因为Zen6、Zen6c的最大区别之一就在这里，后边再说。
Zen6和Zen6c都大大强化了浮点支持类型和管线，尤其是FP16从仅支持格式转换升级为完整的AVX-512 FP16计算，并新增BMM（位矩阵乘法指令）。
同时，VNNI-INT8管线从2条翻倍为4条，浮点调度器从3组各32个增至三组各46+个，浮点载入/存储带宽从2个任意大小改为2个512b加载或4个256b加载。
其他部分则保持不变，包括AVX-512 512位数据路径、2条FMUL/FMAC乘法与除法管线、2条FADD浮点管线、3个FMUL延迟、4个FMAC延迟、2个FADD延迟、2条VNNI-INT16和BF16管线、1个512b载入或2个256b存储浮点存储带宽。
Zen6还增加了大量的ISA指令集，涵盖多个方面，对于特定代码的执行可以极大地提高效率。
指令方面刚才已有部分提及，包括支持完整的FP16、AVX-VNNI-INT8（更多INT8神经网络指令）、AVX-NE-CONVERT（BF16/FP16与FP32格式互相转换）、AVX-IFMA（升级为VEX编码整数融合乘加）、BMM（位矩阵乘法指令）。
内核与虚拟化方面，支持FRED（中断/异常/系统调用的新用户/内核接口）、PML（客户机脏页修改日志）、PLZA（权限级别转换时自动变更服务类别）。
安全方面，支持SEV-SNP（RMPOPT改进非安全客户机性能）、SEV-SNP（脏位实时迁移优化）、SEV-SNP（增强的SMT多线程保护）。
性能分析与追踪方面，支持内存分析器、IBS指令采样缓冲。
数据带宽方面，一级数据缓存还是12路48KB，拥有4条载入/存储管线，每周期支持混合的4个加载/2个存储。
二级缓存还是16路1MB，支持与一级缓存之间相互64B填充/逐出，还支持4个256b加载。
TLB（转换后备缓冲区）方面，一级缓存为96项全相联，支持所有页大小，二级缓存则是4K DTLB，支持除1G巨页以外的所有页大小。
飞行窗口大大增加，其中加载队列从64项增至80项，存储队列从96项增至128项，还有可扩展的加载排序队列，优化乱序访存效率。
Zen6c 32核心CCX模块的缓存体系设计，Zen6 12核心CCX模块其实也差不多，只是三级缓存容量不一样。
1MB二级缓存自然是每个核心独享的，与一级数据和指令缓存之间的每周期可传输64B数据，与三级缓存之间则是每周期32B。
三级缓存发生巨变，增大到16路128MB，由全部32个核心共享，平均每核心4MB，由二级缓存的逐出数据填充，也就是大部分都是排他型缓存。
刚才讲的都是Zen6高性能版本，对比的也是Zen5。
这里汇总了Zen6c和Zen5c的指标提升对比，可以看到大部分是一模一样的，包括：
返回地址栈52→64、操作缓存大小6K指令→6.75K操作、操作缓存带宽12指令→18操作、整数调度器统一→分离且共享、AGU调度器56专用→96共享、ALU调度器88专用→96共享+48专用、整数物理寄存器文件240→352、加载队列64→80、存储队列96→128、重排序缓冲区/退休队列448→640。
唯二不同，一个是浮点调度器，Zen5c三组各38个， Zen6c增至三组各60个；Zen5三组各32个，Zen6增至三组各46+个。
为什么是46+个？芯硬件猜测数量并非锁死固定可能是动态共享或弹性分配，也可能是预留有更多扩展。
另一个不同是每核心平均的三级缓存容量，Zen5、Zen6则都是4MB，Zen5c只有2MB，Zen6c翻倍至4MB。
也就是说，Zen6c终于拥有平等的三级缓存了，不再“低人一等”。
为什么给Zen6、Zen6c设计不同规模的浮点调度器呢？
浮点调度器的大小，决定了CPU能同时容纳多少条等待执行的浮点指令，直接影响指令级并行（ILP）和乱序执行能力。
芯硬件认为，Zen 6c的浮点调度器规模更大，主要原因简单说是用“宽”弥补“慢”。
为了提高核心密度、控制功耗和发热，Zen6c的频率相对低一些，因此在云计算、微服务等高并发场景下，单线程性能会成为拖累。
为此，Zen6c必须极大提升每个时钟周期的吞吐量，最有效的方法就是扩大浮点调度器的规模。
这样一来，每个核心就可以同时容纳更多独立的浮点指令流，并行度大大提高，由此压榨每一MHz频率的性能。
Zen6的浮点调度器规模相对较小，主要是为了在尽可能提升单核频率与单线程性能的同时，控制延迟与功耗。
要知道，Zen6主要面向通用计算、HPC、AI主机节点等场景，对单核延迟极度敏感，因此浮点调度器规模太大，会极大地增加访问延迟和功耗，不利于冲击更高频率。
那为何Zen6、Zen6c的整数调度器没有区别？
原因主要是整数指令大多是标量的，依赖前端的分支预测和取指宽度，而非调度器规模，而且因为前端带宽的限制，每个周期的指令数是固定的，堆砌调度器并无好处。
非常巧妙的是，Zen6、Zen6c的整数调度器不完全是固定功能的，而是部分专用、部分共享，方便多个核心在空闲时互相借用资源，实现负载均衡，在不同的负载下可以灵活搭配不同的浮点调度器。
在高级层面，Zen6将每个CCX的核心数量从8个增至12个，而每核心三级缓存不变还是4MB，单个CCX因此从32MB增至48MB。
同时，最高加速频率从5GHz进一步提高到5.3GHz，幅度6%。
Zen5c每个CCX的核心数量从16个翻番至32个，每核心三级缓存也从2MB翻番至4MB，单个CCX自然从32MB猛增至128MB。
最高加速频率也得到了提升，从3.7GHz来到4.1GHz，幅度近11%。
总的来说，Zen6就像一辆超级跑车，追求极致的单核性能和单线程延迟，适合HPC、AI节点等。
Zen6c则是一辆重型卡车，追求极致的密度、吞吐量、能效，适合云计算、微服务等。
Zen4/Zen4c时代，二者还是截然不同的产品线，井水不犯河水。
Zen5/Zen5c时代，二者开始混编，AMD也强调不需要刻意区分它们。
如今到了Zen6/Zen6c时代，二者之间不但差异更小，产品SKU设计也完全不再划分，尤其是Zen6c开始承担更重的责任，甚至可以说已经成为主力。
基于这一系列升级改进，Zen6/6c的平均IPC（每时钟周期数）平均提升了多达27%，也就是同频性能提升27%，而之前Zen5对比Zen4平均提升幅度为17%。
特别是在AI负载中，Zen6/6c的平均IPC提升31%之多，通用计算和云服务负载中则是提升了20%。
再加上更高的频率，新一代EPYC的性能自然水涨船高、如鱼得水。
【SoC规格：四大系列，花样百出】
如前所述，第六代EPYC分为四个子系列，基于相同的底层架构，而在SoC也就是处理器层面有着截然不同的配置。
先来看EPYC 9006 SP7系列，已经率先开始供货。
配置最多8个CCD（CCX）、2个IOD，这也是EPYC历史上首次采用双IOD设计。
其中，CCD部分统一台积电N2 2nm工艺，Zen6、Zen6c均是如此，不同于上代Zen5 4nm、Zen5c 3nm的兵分两路。
IOD部分则还是6nm工艺，和上代相同。
Zen6版本每个CCD从8核心增至12核心，但是单颗SoC CCD总量从16个减至8个，因此总体从最多128核心256线程降至最多96核心192线程。
二级缓存随之从128MB降至96MB，三级缓存则从512MB降至384MB。
Zen6c版本每个CCD从16核心增至32核心，而总的CCD数量也从12个减至8个，因此总体从192核心384线程增至256核心512线程。
二级缓存顺应从192MB增至256MB，三级缓存更是从384MB增至1024MB也就是1GB。
值得一提的是，Zen6c 32核心CCD其实还设计了第33个核心，作为冗余，以提升良品率，但是即便33个核心全部正常，AMD也不会打开多余的一个核心。
可以说，第六代EPYC在两个架构版本的产品设计上进行了一次前所未有的激进分流，Zen6做减法，Zen6c则在做乘法。
芯硬件认为，这背后显然是经过了深思熟虑，既有物理工艺和封装技术的限制，也有新时代负载和场景需求的变化。
CCD数量从16/12个统一减少到8个，原因一是得益于台积电2nm工艺，单个CCD可以塞入更多核心，就没必要继续堆砌CCD，二是IOD增至两个，留给CCD的物理封装空间更少，三是CCD减少之后，跨CCD之间的通信延迟可以大幅降低。
Zen6版本减少核心数量，是因为它追求的是极致的单核高频率与低延迟，而且平均每个核心的三级缓存并没有缩水。
Zen6c版本则因为主打云原生、智能体AI负载，都需要极高的核心密度与缓存容量，同时适当牺牲频率来换取更高的密度空间和能效。
平台方面，SP7插槽拥有7536个触点，所以也叫LGA7536，面积为76×80＝6080平方毫米，最大允许功耗600W。
内存支持16通道DDR5 ECC，RDIMM最高频率8000MT/s、带宽1024GB/s，MRDIMM最高频率12800MT/s、带宽1638GB/s，每通道支持1条内存条（1DPC），搭配单条512GB 3DS RDIMM的话单路最大内存容量可达8TB，双路更是16TB。
扩展支持96条PCIe 6.0和8条PCIe 4.0，单条带宽64Gbps，x16模式下双向带宽可达256GB/s。
如果是双路系统，PCIe 6.0可提供128条，PCIe 4.0则是16条。
还支持CXL 3.1，底层协议绑定PCIe 6.0，支持CXL.io、CXL.cache、CXL.mem三层核心协议。
安全方面，新增支持RSA 4K、后量子密码（PQC）的增强可信根（RoT），还能防范物理攻击与侧信道攻击。
电源管理新增统一供电（UPP）、基于利用率的功耗缩放（UBPS）、频率自适应频谱技术（FAST）。
IOD依然集成内存控制器、PCIe控制器、Infinity Fabric接口、安全处理器、系统控制逻辑，而两颗IOD的组合，带来了前所未有的扩展灵活性。
每一个IOD都支持8通道内存、48条PCIe 6.0，支持48条64Gbps SerDes（串行解串器）或者8条16Gbps SerDes。
Infinity Fabric互连网络升级为第五代，一共三条，单宽均为64Gbps。
搭配优化的CCD布局、更多的端口、高速的EFB互联桥、快速切换的Fabric电源状态、升级的先进封装技术，EPYC 9006家族进一步提高了CCD-CCD之间、CCD-IOD之间的通信带宽，降低了整体延迟和功耗。
16通道内存依然可以配置多种不同的节点，支持NPS1（单个整体16通道）、NPS2（两个8通道）、NPS4（四个4通道）。
单路与双路平台配置示意图。
这是EPYC 9006 SP7系列的型号规格表，核心数量64-256个，三级缓存384-1024MB，加速频率3.7-5.0GHz，默认功耗300-600W。
针对不同的负载和应用场景，EPYC 9006 SP7系列都有针对性的优化型号，可以发挥最大利用率与能效。
比如针对大规模智能体负载，最高400W的256核心，平均每核心1.2-2.0W。
在云服务、现代数据中心里，最高可选600W的256核心，平均每核心1.7-3.5W。
在高性能计算、机头节点等，最高则有500-600W的96核心，平均每核心5-10W。
3D V-Cache缓存最早出现在EPYC平台上，还是第三代的Milan-X，最高64核心搭配768MB三级缓存，其中3D缓存每个CCD上堆叠64MB，总计512MB。
之后的第四代Genoa-X，升级为最高96核心、1152MB三级缓存，其中3D缓存768MB。
第五代的Turin没有推出3D缓存版本，官方没有解释过原因，推测可能是Turin本身已经足够强大，加上内存带宽比第四代提升很小，再加入3D缓存意义不大。
不过这次，3D缓存又回来了，这就是Venice-X也就是EPYC 9006X SP7系列。
详细的规格暂未公布，因为明年下半年才会出货，目前只知道还是最多96核心、1152MB三级缓存，不过最高加速频率可高达5.3GHz，反而是全家族最高的，和锐龙版本频率更低截然相反。
另外，随着平台内存总带宽比四代提升了足足2.5倍，比五代也高了近1.7倍，3D缓存可以进一步发挥威力。
再看EPYC 9006 SP8系列，IOD同样标配2个，但是CCD根据架构版本而异。
Zen6版本最多8个CCD、96核心192线程、384MB三级缓存。
Zen6c版本最多4个CCD、128核心256线程、512MB三级缓存。
SP8接口有5572个触点，又称LGA5572，相比SP7少了约26%，而面积为62.5×80＝5000平方毫米，比SP7小了约17.8%，最大允许功耗也降至400W。
SP7、SP8虽然都是双IOD， 但规格迥异。
内存更弱了，减半至8通道（每个IOD 4通道），频率不变，顺应带宽减半，RDIMM 512GB/s、MRDIMM 819GB/s。
每通道支持最多2条内存条（2DPC），系统内存最大容量可以不变。
PCIe更强了，单路最多128条PCIe 6.0、8条PCIe 4.0，双路则是192条PCIe 6.0、16条PCIe 4.0。
另外，第五代Infinity Fabric互连网络减少为2条。
值得注意的是，SP8的单路峰值IO带宽为2TB/s，高于SP7 1.5TB/s。
其他都和SP7相同，包括安全、电源管理、先进封装。
EPYC 9006 SP8系列型号规格表，更加丰富，核心数量8-128个，三级缓存48-512MB，加速频率3.7-5.0GHz，默认功耗130-400W。
最后是最特殊的EPYC 9006 LP低功耗系列，有个单独的代号Verano。
它乍一看也是8个CCD、2个IOD，但其实只有6个是真正的CCD，另外2个“Mechanical CCD”是纯粹占位和平衡用的，没有任何物理电路。
因此，Zen6版本最多72核心、288MB三级缓存，最高频率也可达5.3GHz。
Zen6c版本最多192核心、768MB三级缓存，最高频率4.1GHz。
内存控制器这次没有放在IOD里边，而是单独做了四个MCD，各自支持6通道LPDDR5X，总计24通道，频率最高8533MT/s，单路最高带宽0.8TB/s、最大容量1.5TB。
更特殊之处在于，Verano支持的内存是SOCAMM2形态，功耗比标准DDR5低了30-40%，还可以随时替换、升级。
IOD的其他功能倒是都还在，包括每个都支持96条PCIe 6.0、48路6Gbps SerDes。
平台接口是特殊的SB1，最大允许功耗500W。
四大平台核心规格汇总。
EPYC 9006 SP7已经率先量产并出货。
EPYC 9006 SP8明年上半年跟进。
EPYC 9006X SP7、EPYC 9006 LP则都要等到明年下半年了。
目前，诸多行业伙伴已经开始大规模部署EPYC 9006系列处理器，以及Helios、Helion机架级方案。
比如微软Azure正在全面导入新平台，一是基于Helios方案的“ND MI455X v7”，EPYC 9006系列处理器搭配Instinct MI455X GPU加速器，主要做AI推理。
二是“HDv2”，是第一个部署EPYC 9006系列的云服务器，主要做AI数据处理、智能体AI、HPC，官方称大规模数据处理性能是最接近竞品的1.8倍。
三是“HXv2”，将会用上EPYC 9006X系列。
面向未来，AMD EPYC将继续坚持两年一代的升级迭代节奏。
2028年我们将看到基于Zen7、Zen7c架构的第七代EPYC，代号“Florence”（佛罗伦萨）、“Ferrara”（费拉拉）、“Fidenza”（菲登扎），预计升级台积电A14 1.4nm级工艺，新增支持ACE（AI计算扩展），支持下一代MRDIMM、LPDDR内存，延续SP7、SP8封装接口。
2030年是基于Zen8家族架构的第八代EPYC，代号“Ravenna”（拉韦纳），目前已在深度开发中。
