英特尔Panther Lake拆解：BSPDN与GAA首次商用

Panther Lake 首次在商业上实现了背面供电网络（BSPDN），引入了英特尔第一代全环绕栅极（GAA）晶体管，并通过其 Foveros-S 封装展示了其先进的封装能力。借助 Panther Lake，英特尔的制造进程已从模糊的路线图转向实际出货的芯片，这是他们重返具有竞争力的半导体制造漫漫征途上的一个重要里程碑。为了评估英特尔的复苏程度，SemiAnalysis对 Panther Lake 进行了拆解。

英特尔酷睿 Ultra 7 365 (Panther Lake)。来源：SemiAnalysis

我们的拆解追踪了 18A 工艺，从其四层 RibbonFET（英特尔对 GAAFET 的营销名称）和栅极堆叠，一直到触点、正面和背面布线以及键合载板。我们将解释这些材料和集成选择如何改善栅极控制并降低电阻，同时增加了电容、热阻和工艺复杂性。我们的测量结果显示，Panther Lake 的 18A 计算逻辑与台积电（TSMC）N3E GPU 逻辑在逻辑密度上相近。然而，18A 在峰值密度上并未领先于台积电 N3P、N2 或三星 SF2。Panther Lake 的 CPU 内核属于渐进式更新，而高端 GPU 仍使用台积电 N3E。

英特尔 Panther Lake 封装的 X 射线图。来源：SemiAnalysis

Panther Lake 使用英特尔的 Foveros-S 先进封装技术，将一个计算模块（tile）、一个 GPU 模块和一个 I/O 模块组装在一个无源基础模块之上。两种计算模块变体均采用英特尔 18A 工艺。Xe3 GPU 选项包括采用英特尔 3 工艺的 4 核 GT1 模块，以及采用台积电 N3E 工艺的更大的 12 核 GT2 模块。两种 I/O 模块变体均采用台积电 N6 工艺。

Panther Lake 配置。PTL-U（3xx，左），PTL-H（3x6H，中），搭载 Arc B390/B370 的 PTL-H（X 级别，3x8H，右）。来源：SemiAnalysis

我们的分析集中在 PTL-U 计算模块、4 核和 12 核 GPU 模块，以及 12 通道 I/O 模块上。

在传统芯片中，电源和信号通过相同的正面金属堆叠路由至器件前端。电源轨消耗了晶体管附近稀缺的布线资源，而高耸的过孔堆叠将 VDD（供电）和 VSS（接地）从粗大的上层导线传输到局部电源轨。背面供电（BSPD）将主供电网络移至晶体管层后方（即背面），使其与正面信号布线分离。我们在 2024 年曾报道过 BSPD 及其影响。[3], [4], [5] 英特尔的 BSPD 实现被命名为“PowerVia”，它将电源通过专用的背面金属布线路由至纳米硅通孔（nano-TSV），然后再由这些通孔将电源轨连接到局部的源极/漏极（S/D）触点上。

保留载板、器件以及正面/背面互连的示意图方向。层数仅作说明；未按比例绘制。来源：SemiAnalysis

实现这种分离需要英特尔从晶圆的两侧构建互连堆叠。正面包含 M0-M14 信号堆叠，而背面包含 BM0-BM5 电源堆叠。M0 和 BM0 最靠近晶体管。

通用 PowerVia 工艺流程以及埋入式电源轨、PowerVia 和直接背面接触方案的比较。集成细节和层数仅作说明；示意图未按比例绘制。来源：SemiAnalysis

纳米硅通孔（nano-TSV）连接了晶圆两侧，但英特尔在形成触点后，是从正面进行构图并蚀刻每个通孔的。一条狭窄的通孔从触点侧面深入硅衬底。随后，英特尔完成正面信号金属堆叠，将晶圆键合到载板上，翻转晶圆并去除原有衬底，直到暴露出埋入的通孔尖端。然后直接在暴露的通孔上沉积背面金属堆叠。

纳米硅通孔和背面通孔的轮廓呈反方向锥形变窄，因为英特尔是从晶圆的相对两侧分别形成它们的。晶体管结构构成了前端工序（FEOL）。局部触点和纳米硅通孔将它们连接到布线上。M0 开启了正面互连堆叠。

硅载板保留并附着在正面互连之上。它在衬底去除和背面处理期间支撑器件晶圆，并保留作为成品芯片散热路径的一部分。

PowerVia 从拥挤的正面金属中移除了主配电网络，通过更短、更宽的背面导线进行供电。其横向着陆点仍占用标准单元内的面积，因此与直接背面触点相比，它回收的单元面积较少。逻辑器件旁的纳米硅通孔从背面供电网络传输 VDD 或 VSS，而信号连接则继续向上穿过正面金属。

XTEM（上）和 EDS（下）中的英特尔 18A RibbonFET 与纳米硅通孔（nano-TSV）。来源：SemiAnalysis

本文包含了三星 SF2 的数据，以与 Panther Lake 进行比较。SF2 是现有的 GAA 代工节点，但缺乏背面供电（BSPD），因此可作为评估 18A 的有效参考。采用 SF2 工艺的三星 S26 产品的全面拆解将于近期发布。纳米片截面的 EDS 对比。

英特尔 18A Panther Lake P 核逻辑（左）和三星 SF2 Exynos 2600 C1-Ultra 逻辑（右）。水平视场（HFW）为 550 nm（英特尔）和 423 nm（三星）。来源：SemiAnalysis

PowerVia 供电路径从背面铜（Cu）电源轨出发，穿过衬有钼（Mo）的钨（W）纳米硅通孔（nano-TSV），到达局部晶体管触点。在该截面图中，锥形连接从触点层到 BM0 跨越了约 150 nm。钽（Ta）衬垫限制了铜并促进其与周围堆叠的粘附；AlOₓ（氧化铝）蚀刻停止层控制着电源轨上方后续的电介质蚀刻。纳米带下方的电介质在电气上将器件与背面布线隔离，并去除了沟道下方的导电硅主体。

英特尔 18A 衬有钼的钨纳米硅通孔和铜 BM0 电源轨。来源：SemiAnalysis

AlOₓ 充当蚀刻停止层（ES），实现终点控制并保护底层。低挥发性的氟化铝反应产物能抵抗氟化等离子体，使薄薄的 AlOₓ 膜能够在周围低 k 电介质被去除时保护金属。[6], [7]。虽然 BM0 和 M1 导线上方的层显示为双层 AlOₓ，但我们对中芯国际（SMIC）N+3 的拆解显示其为单层 AlOₓ。中芯国际采用了一种更简单的局部 AlOₓ 子堆叠，而剩余的覆盖层和蚀刻工序提供了所需的着陆保护。

英特尔18A 背面金属化材料。来源：SemiAnalysis

那么，为什么要使用双层结构？紧密排列的 AlOₓ 双层结构在蚀刻顺序中提供了两个受保护的终点。英特尔记录了一种 AlOₓ/SiN/AlOₓ 堆叠，解释了其中的益处。主要的电介质等离子体蚀刻在第一层 AlOₓ 膜上停止；选择性湿法清洗打开该膜；第二次等离子体蚀刻去除中间的 SiN 并在第二层 AlOₓ 膜上停止。最后的湿法清洗暴露出金属着陆面。在英特尔公布的示例中，SiN 是中间的电介质。

第二次停止通过覆盖层突破来保护金属。较宽的开口可能比较窄的开口蚀刻得更快，而且蚀刻深度在整个晶圆上也有所不同。否则，在早期清理完成的开口下方的金属将会暴露，而其他开口仍然需要更多蚀刻。分阶段的保护拓宽了工艺窗口，并减少了金属侵蚀、腐蚀和空洞形成。

台积电记录了在铜上方使用 AlN/AlOₓ/SiOC/AlOₓ 结构，其中 AlN 阻止铜扩散，还有一种省略了一层 AlOₓ 膜的更简单的 AlN/SiOC/AlOₓ 变体。[9] 具有不同开口尺寸、纵横比、图案密度和覆盖材料的层需要不同的蚀刻裕度。在另一个受保护的终点足以证明增加工艺有价值的地方，双层 AlOₓ 停止层是很有用的。

额外的薄膜增加了形成、选择性开孔和清洗的步骤，加上另一组界面来控制粘附力、水分和应力。这些毯式覆盖膜是通过现有的通孔图案打开的，因此每层膜不需要额外的光刻掩模。当 AlOₓ 替代较低 k 值的电介质时会增加寄生电容；然而，两层薄 AlOₓ 膜含有的 AlOₓ 总量可能比一层厚膜还要少。总厚度、放置位置以及中间电介质决定了电气成本。沉积化学反应也会改变 AlOₓ 的介电常数和残余羟基含量，这可能会氧化底层的金属。

背面堆叠在靠近器件处分为相对较细的 BM0-BM2 布线，以及较粗的 BM3-BM5 配电网络。最大的间距增加发生在 BM2 和 BM3 之间。BM0 的间距与逻辑行高度紧密匹配，使局部供电适配单元行。更高的层级通过更大的导体汇聚电流：随着网络接近封装，布线密度的重要性逐渐次于低电阻和电流容量。这种分层结构为供电网络提供了宽阔的电源布线，而不会消耗稀缺的正面信号布线资源。

英特尔 18A BM0-BM5 最小测量间距。来源：SemiAnalysis

英特尔 18A 将衬有钼的钨（Mo-lined W）触点和纳米硅通孔与独立的背面铜电源网络相结合。三星 SF2 则将供电保留在正面，使用钛基触点界面，并在铜布线周围使用钽基阻挡层和钴（Co）衬垫。

在 18A 标准单元行中，背面电源轨通过单元内的纳米硅通孔为器件供电，从而释放了正面布线资源。而三星的 M0 则同时容纳电源和信号连接。

英特尔 18A M0-M14 最小实测间距。来源：SemiAnalysis

从器件到 M0 的连接穿过钛 (Ti) 基源极/漏极 (S/D) 界面、钨 (W) 触点填充、衬钼 (Mo) 的钨通孔以及铜 (Cu) M0 导线。钼为钨提供了导电的成核和粘附层，取代了传统钨集成工艺中使用的具有电阻的氮化钛 (TiN) 衬底。这增加了特征尺寸内的有效导电体积，同时保留了钨填充及其成熟的抛光、清洗和蚀刻工艺。英特尔的钼/钨专利描述了这种集成的权衡。纳米硅通孔 (nano-TSV) 在背面供电路径中使用了相同的衬钼钨结构。

英特尔 18A 与三星 SF2 触点及通孔材料。来源：SemiAnalysis

从氮化钛到钼的转变是一项渐进式的改变。虽然完全使用钴 (Co) 或钼 (Mo) 填充也可以减少极小特征尺寸中因衬里而损失的体积，但这需要采用新的集成方案，从而增加了复杂性和风险。铜因其低电阻特性，对于较宽的导线依然具有吸引力。随着导线和通孔的缩小，扩散阻挡层占据了越来越大比例的横截面积。

英特尔 18A Panther Lake 性能核 (P-core) 逻辑（上）与三星 SF2 C1U 逻辑（下）互连 EDS 映射图。从左至右依次为铜 (Cu)、钽 (Ta)、钴 (Co)、钌 (Ru) 以及结合的钴/铌 (Co/Nb) 映射图。来源：SemiAnalysis

英特尔在 M0-M1 层使用钴/钌 (Co/Ru) 衬里，在 M2-M4 层使用钴 (Co)，在 M5-M9 层使用铌 (Nb)。较底层的衬里有助于铜的附着，并减少沟槽填充过程中空洞的形成。应用材料公司 (Applied Materials) 的 Endura 系统拥有新的热控制技术，促进了润湿过程，因此薄膜的连续性非常好，良好的毛细压力将驱使铜原子到达通孔底部而不产生空洞。

英特尔选择使用铌尤为引人注目。英特尔的铌专利描述了一种导电扩散阻挡层，旨在相对于传统的钽基阻挡层降低其对电阻的影响，尤其是在所有电流都必须穿过阻挡层的通孔底部。该专利将较粗金属层中的铌与低成本的物理气相沉积 (PVD) 工艺选项结合起来。

上层金属层支持通过物理气相沉积 (PVD) 形成的较厚阻挡层，尽管其覆盖率和均匀性较差。与此同时，下层金属层则需要通过共形原子层沉积 (ALD) 来沉积更薄的阻挡层。钴/钌增加了另一个材料界面，并需要受控的沉积和铜填充过程。按金属层更改衬里和阻挡层使英特尔能够优化互连电阻、工艺复杂性和可靠性。

英特尔 18A 与三星 SF2 M0-M9 衬里、填充及蚀刻停止层材料。来源：SemiAnalysis

RibbonFET（英特尔对其全环绕栅极场效应晶体管 GAAFET 的命名）用四个堆叠的水平硅纳米片取代了 FinFET 的垂直鳍片，使栅极能够在各个侧面环绕沟道。走向 GAAFET 的道路始于平面晶体管。

平面 NMOS 结构（左）与 CMOS 反相器（右）。来源：SemiAnalysis

平面 MOSFET 将栅极置于源极和漏极之间的沟道上方。将 NMOS 与 PMOS 晶体管配对构成 CMOS 反相器，其中 NMOS 在高输入时将输出拉低，而 PMOS 在低输入时将输出拉高。栅极必须保持对沟道的静电控制以确保干净的开关动作。随着栅极长度缩短，漏极开始与栅极争夺这种控制权，从而增加了断态漏电流。

通过架构的演进，将沟道升高成为垂直鳍片并让栅极包裹其三个侧面，静电控制得以恢复。这种被称为“FinFET”的新架构在更小的占地面积内封装了更多的有效沟道宽度。进一步缩放使得在更小的单元内维持驱动电流和漏电流变得更加困难，并重新引入了平面 MOSFET 所面临的同样问题。纳米片 GAAFET 通过用一叠水平纳米片代替垂直鳍片（每个纳米片都被栅极环绕）封闭了第四个侧面。更严格的静电控制在更短的栅极长度下抑制了漏电流，同时堆叠在单元占地面积内增加了有效沟道宽度。

通过架构演进控制栅极漏电流。来源：SemiAnalysis

在 FinFET 工艺中，由于设计人员必须添加或移除整个鳍片，沟道宽度只能以离散的步长变化。相比之下，纳米片的宽度可以在工艺设计规则内连续调整。较宽的纳米片可增加驱动电流，而较窄的纳米片则以降低驱动电流为代价减少电容。英特尔 18A 采用每组四个纳米片堆叠的结构，并在逻辑和 SRAM 中改变其宽度。在工艺层面，向每个堆叠添加更多纳米片会增加有效沟道宽度和驱动电流，但会使制造复杂化。

三星在 2022 年凭借 SF3E 开始生产 GAAFET，随后推出了 SF3，现在是 SF2。其“MBCFET”提供了一个有用的结构比较对象，用以对比英特尔首个 RibbonFET 实现。[17] STEEL 将在接下来的通讯文章中深入研究用于 Exynos 2600 的 SF2，以及用于苹果 A20 Pro 的台积电 GAAFET N2。我们正在 X 上发布一些预告。让我们比较一下三星 SF2 的 MBCFET 与英特尔 18A 的 RibbonFET。

英特尔 18A RibbonFET（左）与三星 SF2 MBCFET（右）截面图。纳米片截面（上）与栅极截面（下）。来源：SemiAnalysis

即使是外行也能明显看出英特尔额外多出的一层纳米片。英特尔堆叠了四个纳米带，而三星为三个。在这些视野中，三星的纳米片要宽得多，因此纳米片的数量和宽度都对可用的沟道周长有影响。纳米片的宽度也改变了传导电流的硅表面分布。在传统的 (001) 硅上，宽纳米片凸显了宽阔的顶部和底部表面，有利于电子传输；而窄纳米片中较大的侧壁贡献则有利于空穴传输。更薄的纳米片改善了栅极控制，但增加了量子限制和散射效应。这使得宽度和厚度，连同应力和阈值电压一起，成为 NMOS/PMOS 平衡设计的一部分。

XTEM（左）和 EDS（右）下的英特尔 18A RibbonFET 逻辑结构。来源：SemiAnalysis

像 18A 这样的 GAAFET 设计为 NMOS 和 PMOS 使用了不同的功函数金属 (WFM) 堆叠。在每个纳米带周围，一层薄薄的 SiOx 界面层将硅沟道与 HfOx 高 k 电介质分隔开，其中镧 (La) 提供偶极子调谐，WFM 则包裹着电介质。NMOS 使用钛铝 (TiAl) 基堆叠，而 PMOS 使用氮化钛 (TiN) WFM。钨 (W) 填充了剩余的栅极沟槽，在不再需要功函数层的地方提供了低电阻率的路径。在这个区域中，PMOS 堆叠在纳米带之间为钨留出了空间，而 NMOS 堆叠则占据了这些间隙的更多部分。基于硅的电介质标示了 P/N 边界，允许共享同一栅极沟槽的 PMOS 和 NMOS 栅极按顺序进行处理。

快速逻辑路径、保持电路和 SRAM 需要一系列的阈值选项。在不大幅改变器件尺寸、电容或制造复杂性的情况下更改阈值具有极高价值。FinFET 工艺通常使用不同的功函数金属堆叠。在四纳米带 GAA 堆叠中，狭窄的片间间隙限制了每个沟道周围可容纳的 WFM 的数量。栅极电介质中的镧 (La) 在 SiOx/HfOx 边界处形成界面偶极子，从而改变有效功函数并调谐阈值电压。这为英特尔提供了除其 NMOS 和 PMOS WFM 堆叠之外的另一种控制手段。低阈值器件改善了关键路径的驱动能力；而较高的阈值则减少了其他地方的漏电流。偶极子调谐在 GAA 中尤其有用，因为它改变了阈值，同时不需要用更厚的 WFM 来消耗狭窄的片间间隙。

长期以来，对镧的掺入、扩散和界面质量的精确控制一直是一项挑战，限制了其在大规模生产中的可行性，但现在每一家领先的代工厂都已开始应用这一技术。英特尔的专利描述了在 HfOx 上方沉积一层形成偶极子的氧化物，并在完成功函数和填充金属之前，向界面氧化物方向进行退火处理。这将阈值调谐与金属可用的空间隔离开来。较新的研究解决了热成本问题：imec 在 2026 年关于中间偶极子的研究将转换层插入两次 HfOx 沉积之间，从而缩短了扩散路径，同时在构图过程中保护了 SiOx。

匹配截面的 EDS，英特尔 18A（左）与三星 SF2（右）。上图：纳米片截面，英特尔 P-core 逻辑和标记为 CU 的三星逻辑场。下图：栅极截面，英特尔 P-core 逻辑与三星 NPU 逻辑。切割方向是匹配的；单元功能和驱动目标有所不同。各图附有比例尺。来源：SemiAnalysis

英特尔在其触点下方保留了凸起的源/漏极外延层 (epi)，而三星则将钨深入外延层形成一个 V 形的镀钛界面。较深的触点增加了金属与半导体的接触面积，缩短了下层纳米片的电流路径，从而降低了接触和扩展电阻。它还去除了部分外延体积，并将接触蚀刻推向更靠近沟道末端的位置。保留更多的外延层可以保全可用于应变传递的材料，特别是从硅锗 (SiGe) 到 PMOS 的传递。这些几何结构平衡了接触接入与应力工程以及蚀刻裕度之间的关系。

三星堆叠了三个纳米片，而英特尔使用了四个纳米带，这两种工艺都利用纳米片宽度来调谐驱动强度。在我们的三星截面图中，NPU 行的宽度大致在 19 到 30 nm 之间，而 CU 单元的宽度在 37 到 50 nm 之间。三星的纳米片呈锥形分布，底部最宽，顶部最窄。两种工艺都采用 HfOx 栅极电介质和钛基功函数堆叠，并在 NMOS 堆叠中加入了铝 (Al)。在此处展示的三星器件中，电介质和 WFM 占据了片间间隙，将钨留在了顶层纳米片上方。英特尔的 PMOS 堆叠在纳米带之间留下了更多空间，并且由钨填充这些间隙，而较厚的 NMOS 堆叠主要将钨留在上部沟槽中。

栅极堆叠 EDS 映射图。上图：英特尔 18A P-core 逻辑。下图：三星 SF2 CU 逻辑。来源：SemiAnalysis

英特尔 PMOS 纳米带之间的钨提供了一条靠近下层栅极的导电路径。在 WFM 填满整个间隙的地方，栅极仍然环绕着沟道，但电压需要通过电阻较高的功函数薄膜才能到达沟道。更薄的 WFM 和偶极子调谐为低电阻率填充留出了空间；钼 (Mo) 和钌 (Ru) 是为进一步微缩而正在开发的替代填充金属。

一种带有掩膜、按顺序进行的 WFM 流程解释了不同的栅极高度和纳米片间填充。下方提出的序列展示了独立的 NMOS 和 PMOS 功函数步骤如何产生这种几何结构。

英特尔 18A NMOS 和 PMOS WFM 集成方案。来源：SemiAnalysis

得益于 BSPDN（背面供电网络）工艺，英特尔用电介质取代了高密度逻辑的硅基鳍（subfin），消除了纳米带下方的寄生导电路径，并降低了与衬底相关的电容。在传统的非 SOI（绝缘体上硅）、平面和 FinFET 设计中，保留的硅主体需要通过结（junction）和防穿通（punchthrough-stop）工程来抑制漏电流。电介质隔离使得这种漏电流对基鳍掺杂曲线的敏感度降低，但增加了去除和填充的步骤。它也削弱了通过硅的直接散热路径，使得触点、金属堆叠和封装在散热方面变得更加重要。

在映射图中，氟（Fluorine）集中在选定的英特尔器件结构周围。六氟化钨（WF6）是用于钨（W）成核和填充的标准前驱体，而阻挡膜则保护相邻的电介质免受氟的侵蚀。低氟钨工艺减轻了残留氟的负担。氯基前驱体避免了在钨沉积过程中引入氟，但需要控制氯的侵蚀、成核以及填充质量。集成的目标是形成一条连续的、低电阻的钨路径，具有较薄的保护性衬底，并且对周围堆叠的化学损伤降至最低。

建议的 GAAFET 工艺流程。来源：SemiAnalysis

我们在下方所示的 XTEM 观测点测量了单元高度、栅极间距、金属几何形状和纳米带尺寸。表格按观测点和器件极性对这些尺寸进行了分组。我们的“纳米片截面”（sheet cuts）横切硅沟道，从端面显示纳米带。“栅极截面”（gate cuts）则沿沟道穿过连续的栅极。

测量的单元库尺寸。英特尔 18A PDK 提供的 M0 间距为 32 nm，但 Panther Lake HP 库的实际出货间距为 36 nm，第三方披露。来源：SemiAnalysis

18A 的逻辑单元尺寸表明其使用的是 5 轨（track）逻辑库，而 N3E 和英特尔 3 的单元尺寸则证明它们使用的是 7 轨逻辑库。DDR-PHY 使用了比核心逻辑更宽的 M0 导线和更大的间距。这是以牺牲布线密度为代价，换取更低的导线电阻以及相邻网络之间更弱的耦合。这种几何结构适应了模拟、时钟和 I/O 电路的电流传输和耦合需求。

PowerVia 通过将主电源轨移出信号布线轨道，使 18A 能够将紧凑的单元高度与更宽的 M0 几何形状结合起来。这在保持较小单元面积的同时，放宽了局部导线的缩放要求。单元高度和栅极间距决定了几何密度；引脚访问和布线能力则决定了实际模块能利用多少密度。

从我们的栅极间距测量中得出的最大结论是，在 Bohr 代表性单元模型中，英特尔 18A 计算逻辑和台积电 N3E GPU 逻辑具有相似的密度。18A 的示例比英特尔 3 GPU 示例的密度高 18.6%。这三个观测点的栅极间距几乎完全相同，因此单元高度是造成差异的主要原因。

Bohr 模型将跨越 3 个栅极间距的 4 晶体管 NAND2 与跨越 19 个间距的 32 晶体管扫描触发器（SFF）结合在一起，按 60:40 的比例对它们的密度进行加权。敏感度列显示了将单元高度和栅极间距独立改变 ±1 nm 时结果会发生怎样的变化。这里比较的是代表性单元的几何形状；整个裸片的密度还取决于单元的组合和布局。

代表性单元密度和输入敏感度。来源：SemiAnalysis

相比于 N3E 的矢量引擎，18A P 核为 M0 提供了大得多的金属横截面。将每个轮廓视为梯形，每条线的面积是其 2.63 倍，按布线间距归一化后的面积则是其 1.84 倍。更大的横截面减少了对导线电阻的几何影响，并降低了给定电流下的电流密度。更高和更宽的导线也会增加电容，因此电路延迟取决于电阻和电容之间的平衡。DDR-PHY 每布线宽度的金属面积小于 18A 核心区域，但仍高于 N3E。

M0 横截面几何形状。来源：SemiAnalysis

面积= 高度 × (顶部 CD + 底部 CD) / 2，包括衬底。面积/间距根据布线宽度进行了归一化。锥度是距垂直方向的对称侧壁角度，其中 DDR-PHY 具有最大的角度。

计算模块 XTEM 采样位置。来源：SemiAnalysis

测量结果显示了纳米带尺寸和栅极堆叠几何形状如何在整个计算模块中以及在 NMOS 和 PMOS 之间变化，以平衡逻辑、SRAM 和 DDR-PHY 之间的沟道驱动、栅极负载和电介质/WFM（功函数金属）堆叠所需的空间。宽度主要改变可用的沟道周长；厚度也改变了静电控制和载流子限制。栅极堆叠的厚度随后决定了留给低电阻率填充物的空间。

纳米带尺寸。来源：SemiAnalysis

P 核（性能核）和 LPE 核（低功耗能效核）都使用了多种纳米片宽度。在高倍 XTEM 上测量了宽度，而更大视野的图像则展示了 LP E 核内更多样的宽度选择。即使在一个 LP E 核内，存在多种宽度也是意料之中的。时序关键路径、缓冲器以及具有不同扇出（fanout）的单元需要不同的驱动强度。低倍数的视野展示了这种宽度多样性，其范围超出了表中量化的观测点。

捕捉到同一观测点内不同纳米片宽度的 LP-E（左）和 P 核 XTEM 图像。来源：SemiAnalysis

GAA 为 SRAM 设计人员提供了另一种平衡上拉（PU）、传输栅极（PG）和下拉（PD）晶体管的方法。FinFET 位元通过鳍片数量来设定器件强度，而 GAA 则增加了纳米片宽度作为尺寸调节旋钮。在 6T SRAM 单元中，相对于传输栅极有较强的下拉能力可以限制读取干扰，而相对于上拉晶体管有较强的传输栅极能力则可以提高可写性。在写入期间，传输栅极和写入驱动器将存储“1”的节点拉低至反相器跳变点以下。在读取期间，下拉晶体管将存储“0”的节点保持在低电平。偏置、阈值电压、失配和辅助电路设定了剩余的裕度。FinFET 大电流单元通常使用 1:2:2 的 PU:PG:PD 鳍片数模式，这是一种器件尺寸比例，而非电流比例。

英特尔 18A SRAM 位元特征。来源：英特尔，ISSCC 2025 (© IEEE)。

纳米带宽度使英特尔能够在不增加整个鳍片的情况下平衡 SRAM 的强度。L2 单元为其 PU 使用了最窄的纳米带，而为其 PD 使用了最宽的纳米带，从而分别提高了可写性和读取稳定性。英特尔披露的高电流单元（HCC）在无辅助的情况下运行；其密度更高的高密度单元（HDC）则使用了负位线（negative-bitline）写入辅助。将所选位线短暂拉至地电平以下会增加传输栅极的过驱动，从而使其在较低的电源电压下能够压倒上拉晶体管。这是以升压电路、开关能量和必须受控的额外电压应力为代价，换取了更高的密度和低电压可写性。

L2 SRAM 及其 PU、PD 和 PG 器件区域，按从左上角开始的阅读顺序排列。来源：SemiAnalysis

四个矩形纳米带产生的周长 = 8 × (宽度 + 厚度)（在圆角处理前）。PG/PU 为 1.49，PD/PG 为 1.16。

L3 结构在布局和单元高度上与 L2 非常相似。列出的 L3 纳米片宽度较少，是因为可用的高倍图像较少。

DDR-PHY 以牺牲密度为代价，换取受控的模拟行为和可靠的芯片外信号传输。它包含驱动器、接收器、延迟电路和校准逻辑，这些组件设定了驱动强度、采样时间和电压裕度。具有相似宽度的重复四纳米片器件，适合使用规则的晶体管单元来实现匹配和可编程驱动。其更宽的局部布线为电流传输和敏感信号的隔离提供了空间，但比高密度的核心逻辑网格消耗更多的面积。这种布局既满足了内存通道的电气要求，也兼顾了数字逻辑密度。

DDR PHY。来源：SemiAnalysis

英特尔 3 GT1 GPU：采样位置及器件区域。来源：SemiAnalysis

英特尔 3 的 XVE 逻辑使用双鳍（two-fin）PMOS 和 NMOS 器件，且电源轨位于 M0 中。它的单元高度和 M0 间距构成了一个七轨（seven-track）的几何结构，比 18A 逻辑多出两条轨道。在双鳍器件之间也出现了单鳍（one-fin）组。

英特尔 3 矢量引擎逻辑。来源：SemiAnalysis

英特尔 3 L2 SRAM 使用了熟悉的 HCC 尺寸模式：一个 PU 鳍片，两个 PG 鳍片，以及两个 PD 鳍片。

英特尔 3 L2 SRAM。来源：SemiAnalysis

N3E GT2 GPU 采样位置。来源：SemiAnalysis

N3E 矢量引擎逻辑截面图。来源：SemiAnalysis

N3E XVE 区域包含具有七轨单元几何结构的重复双鳍器件。N3E 仍然是 FinFET 工艺，这为 Panther Lake 提供了 FinFET 与 RibbonFET 的直接对比。

N3E L2 SRAM 使用了相同的 PU:PG:PD 鳍片数模式，比例为 1:2:2。

N3E 矢量引擎逻辑截面图。来源：SemiAnalysis

英特尔 Lunar Lake（左）与 Panther Lake-U（右）平面规划图。来源：SemiAnalysis

Panther Lake-U 的平面规划非常紧跟 Lunar Lake 的步伐。两者都将 4 个 P 核与 4 个 LP E 核配对，并将 NPU、媒体和显示引擎放置在相似的位置。Lunar Lake 还使用了 Xe2，即 Panther Lake Xe3 GPU 的直接前身。这使得 Lunar Lake 成为我们比较的最直接基础。Arrow Lake 在核心数量上有所不同，并且使用的是较旧的 Xe-LPG GPU 架构，因此我们仅在它能提供更直接的组件级比较时才使用它。

Lunar Lake、Panther Lake 8 核、Panther Lake 16 核/12-Xe 以及 Arrow Lake-H 配置。来源：英特尔

即使在发布几个月后，Panther Lake 计算模块的平面规划图依然很少见。在能够拍摄出清晰的晶体管级平面规划图之前，必须在不损坏底层结构的情况下去除英特尔 18A 的背面金属和电介质堆叠。大多数已发布的裸片照片都隐藏或大量处理了背景，但我们为我们获得的裸片照片感到非常自豪，并很高兴展示我们所做的工作。

带有标注的 Panther Lake-U 4+0+4 计算模块。来源：SemiAnalysis

我们测量了计算模块上关键组件的面积，并将它们与采用台积电 N3B 工艺的 Lunar Lake 前代产品进行了比较。这有助于我们捕捉功能块面积的变化，并跨工艺节点和设计比较这两款芯片。

我们的模块总面积不包括划片线（scribe-line）面积。下方的“计算+GPU小计”使用的是 PTL-U 计算模块和 GT1 GPU；它排除了 I/O 模块和无源基础模块。各个功能块的面积使用了平面规划图上标记的边界。

Panther Lake 4+0+4 计算模块面积与 Lunar Lake 的对比。来源：SemiAnalysis

“计算+GPU”这一行是根据显示的 PTL-U 和 GT1 面积重新计算的。组件行使用其注明的每个区域的数量，并非整个模块面积的累加分割。

Lunar Lake Lion Cove（左）与 Panther Lake Cougar Cove（右）P 核。来源：SemiAnalysis

尽管 L2 缓存容量从 2.5 MiB 增加到 3 MiB，但 P 核的面积在 Lunar Lake 和 Panther Lake 之间几乎保持不变。Arrow Lake 使用与 Lunar Lake 相同的 Lion Cove 核心，但也拥有 3 MiB 的 L2。Cougar Cove 在相同的 P 核面积内容纳了增加 20% 的 L2。更大的私有缓存将每个核心的更多工作集保持在靠近其执行单元的位置，从而减少了对共享 L3 和 DRAM 的访问。额外的容量会增加存储漏电流和查找能耗，因此设计人员会将其与避免的底层访问进行平衡。共享的 P 核 L3 缓存面积也缩小了 14.8%。

Cougar Cove 在相似的占地面积下，实现了英特尔所报告的能效提升。RibbonFET 更严格的沟道控制减少了漏电流，而 PowerVia 则降低了电源电压下降，并允许更严格的电压保护带（guardbands）。

Lunar Lake Skymont（左）和 Darkmont（右）LP E 核集群。来源：SemiAnalysis

Darkmont 的四核 LP E 核集群比 Lunar Lake 上的 Skymont 小 5.0%，大部分面积的缩减发生在其 L2 区域。1 MiB 区域缩小了 8.4%，1.5 MiB 区域缩小了 14.9%。标签（tag）阵列也少使用了一行可见行。标签用于标识数据阵列所保存的内存地址，因此重新排列标签可以改变缓存的布局和布线，而无需减少数据容量。

LP E 核共享一个 L2。这池化了容量并避免了重复所有缓存机制，但这四个核心会争用其存储库（banks）和带宽。它们独立的集群也使轻量级工作远离性能集群及其 L3，从而允许那个更大的域进入休眠状态。

缓存面积不仅包括存储单元。标签识别每一行，解码器选择行，读出放大器（sense amplifiers）读取微小的位线信号，导线则连接到各个存储库。将阵列划分为更小的部分可以缩短字线和位线，从而提高访问速度，但这会重复外围电路。因此，Panther Lake 更小的缓存区域反映了完整的内存实现，包括每个区域有多少空间专用于存储。[34]

与 Meteor Lake 和 Arrow Lake 不同，Panther Lake 没有单独的 SoC 模块。NPU、LP E 核、内存控制器、PHY、媒体和显示引擎现在共享计算模块。这移除了一块有源裸片，并将 CPU 内存流量保持在同一块裸片上。代价是将 PHY 和与 I/O 相关的电路移到了 18A 工艺上：驱动器、接收器和模拟电路仍必须满足外部电压、负载和信号完整性要求，因此它们的面积不会像高密度的数字逻辑那样缩小。

面积缩小最明显的是 NPU，其占用的面积减少了 36.9%。NPU 5 将相同的 INT8 MAC 总数整合到了一半数量的神经计算引擎（NCE）中。这三个 NCE 中的每一个都具有更大的 MAC 阵列，使得完整的 NCE 轮廓比 NPU 4 引擎大 22.6%。整合还将便签式内存（scratchpads）和 SHAVE DSP 的数量减半，从 12 个减至 6 个。MAC 阵列处理矩阵乘法和卷积，而 SHAVE 则执行矢量和极度不适合阵列的自定义操作。

Lunar Lake NPU 4（左）与 Panther Lake NPU 5（右）。来源：SemiAnalysis

配对的平面规划图标识出了每个 NCE 的轮廓及其便签式内存、MAC 和 SHAVE 区域。在下方的面积统计中，每个测量的 MAC 多边形在每个 NCE 中计算一次。

根据测量的平面规划区域计算出的 NPU 面积节省。子区域包含在 NCE 小计中。来源：SemiAnalysis

便签式内存在 MAC 阵列附近存储权重、激活值和中间结果，从而允许重复使用，而无需再次从 DRAM 中获取。将它们的数量减半带来了测量中最大的面积节省，但在相同的总 MAC 数量下留下的局部存储空间更少。不再适合本地存储的层需要更小的工作模块或更频繁地传输中间数据。其中的效益取决于在管理更紧张的存储预算的同时，让扩大的阵列保持忙碌。

NPU 5 还增加了原生 FP8 支持。使用 FP16 一半的操作数位宽减少了存储和传输需求，有助于工作负载适应更小的本地内存预算。较低的精度和依赖格式的范围使得缩放和模型验证成为部署的一部分。硬件激活函数进一步减少了原本会占用可编程 DSP 的工作。

微软要求 NPU 为 Copilot+ PC 提供至少 40 TOPS 的算力。Lunar Lake 和 Panther Lake 都达到了这一门槛，但 Panther Lake 使用的硅面积明显更少。

Panther Lake 是英特尔首款采用其最新 GPU 架构 Xe3 的产品。它提供两种不同的 GPU 模块：在英特尔 3 工艺上包含 4 个 Xe3 核心的较小 GT1 模块，以及在台积电 N3E 工艺上包含 12 个 Xe3 核心的较大 GT2 模块。

Panther Lake 使我们能够跨英特尔 3 和台积电 N3E 比较相同的 GPU 架构。Wildcat Lake 在英特尔 18A 上增加了第三个 Xe3 实现。未来的通讯文章将详细介绍 Xe3 及其在这三个工艺节点上的实现差异。

英特尔 Panther Lake GT1（英特尔 3 工艺，4 个 Xe 核心）和 GT2（台积电 N3E 工艺，12 个 Xe 核心）GPU 模块平面规划图。来源：SemiAnalysis

GT2 将 Xe3 扩展到不同的物理布局，其渲染切片（render slices）垂直排列，而非 GT1 的水平排列。切片的放置设定了到共享缓存库和 D2D 接口的距离。这些连线会消耗面积并增加延迟，因此按比例增加 Xe 核心的数量还需要在缓存放置、布线和时序之间取得新的平衡。

显而易见的是，采用台积电 N3E 工艺的 GT2 模块，其 Xe 核心比 GT1 小得多。这些功能块的面积包括逻辑、缓存和布线。

Panther Lake GPU 模块面积与 Lunar Lake 的比较。来源：SemiAnalysis

GT1 模块上的 Xe 核心比 Lunar Lake 上的大约 69%，比 GT2 上的大约 55%。因此，英特尔 3 工艺中每个 Xe 核心占用的面积要大得多。模块面积的差距超过了测量到的逻辑和 SRAM 密度差距，这使得布线、时序目标、单元混合以及平面规划分配也被纳入到比较考量中。

在 Lunar Lake 和 Panther Lake 的 GT2 模块之间，测量到的矢量/矩阵引擎区域几乎没有变化。Xe3 在每个核心中保留了 8 个 512 位矢量引擎和 8 个 2048 位 XMX 引擎。其性能提升也得益于更有效地为这些引擎提供数据：更多的常驻线程掩盖了停顿，而可变寄存器分配使着色器能够在每个线程的寄存器数量与保持活跃的线程数量之间进行权衡。

共享的 L1/SLM 容量从 192 KiB 增加了 33% 到 256 KiB，而其面积仅增加了 5%，有效密度提高了 27%。L1 保留了被重复使用的缓存行，而软件管理的 SLM (共享本地内存) 允许线程组在本地共享数据。这两者都减少了访问更远内存的数据流量。为每个组分配更多的 SLM 还可以限制同时驻留在一个核心上的组的数量。

GT1 模块配备 4 MiB 的 L2 缓存，而 GT2 模块则配备 16 MiB。GT1 将其 L2 缓存划分为 4 个 1 MiB 的存储库（bank），而 GT2 则使用 8 个 2 MiB 的存储库。每个存储库包含 128 个宏单元（macro），但每个 N3E 宏单元存储 16 KiB，是英特尔 3 宏单元 8 KiB 容量的两倍。N3E 宏单元的面积仅大了 54%，却能容纳两倍的位（bits），使其密度提高了 30%：约为 23.7 Mbit/mm²，而对比值为 18.3 Mbit/mm²。如果算上库级（bank-level）电路，这一差距会进一步扩大，GT2 上约为 16.9 Mbit/mm²，而 GT1 上约为 10.4 Mbit/mm²。

Panther Lake 英特尔 3 (GT1) 与台积电 N3E (GT2) 面积对比。来源：SemiAnalysis

GT2 密度的提升得益于其宏单元在单位面积内存储了更多的位，并且这些宏单元在每个缓存库中占据了更大的比例。更大的宏单元将解码器和读出放大器的开销分摊到了更多的存储空间上，而更紧凑的存储库布局则减少了控制和布线所占的比例。妥协之处在于，更长的字线和位线会带来更大的电容。

Panther Lake 使用两种 I/O 模块变体，均采用台积电 N6 工艺制造。较小的变体提供 4 条 PCIe 5.0 通道和 8 条 PCIe 4.0 通道，适用于较低层级的系统以及不带独立显卡的系统；而较大的变体则增加了 8 条 PCIe 5.0 通道，总通道数达到 20 条，专为独立显卡连接而设计。配备较大的 10 或 12 Xe 核心 GPU 的 Panther Lake SKU 使用的是较小的 I/O 模块。

Panther Lake 12 通道 I/O 模块平面规划图。来源：SemiAnalysis

较小的 I/O 模块在 Lunar Lake 的 I/O 布局基础上增加了一个 PCIe 4.0 模块和一个雷电（Thunderbolt）模块，提供了额外的四条 PCIe 4.0 通道和另一个雷电 4 端口。其重复的 N6 模块保留了几乎相同的面积和布局。重用这些经过验证的 PHY（物理层）和控制器避免了在 18A 工艺上移植和重新验证外部接口的工作，因为在 18A 工艺中，更快的数字逻辑对受限于芯片外链路的电路而言益处较小。

Panther Lake 12 通道 I/O 模块面积与 Lunar Lake 的对比。来源：SemiAnalysis

Panther Lake 通过其分离式封装提供可扩展性和模块化，该封装将计算、GPU 和 I/O 硅片划分为独立的模块（tile），从而允许配置出一系列模块组合。这种划分使得封装成为英特尔节点经济学的一部分，因为它决定了每款产品消耗多少尖端晶圆面积、哪些功能可以保留在其他工艺上，以及英特尔能够从一组共享的模块中提供多大的配置自由度。

此外，将计算和 GPU 模块分开制造，使得新的 18A 工艺仅限于计算模块，并允许图形和 I/O 模块使用其他更成熟、更具成本效益的工艺。对于 Panther Lake 来说，GPU 和 I/O 模块是利用 Foveros-S 技术，与计算模块一起组装在一个无源硅基础模块（base tile）上的。

英特尔当前的技术简报列出 Foveros-S 的标称间距为 36 微米。基础模块中的硅通孔 (TSV) 将上方精细的布线连接到下方较大的封装连接上。功能模块以 2.5D 配置并排排列在该无源基础模块上。

Foveros-S 封装示意图：有源模块通过微凸块连接到无源硅基础模块上。来源：SemiAnalysis

我们穿过计算和 GPU 模块的横截面展示了封装的布线层次结构。微凸块（Microbumps）将每个有源模块连接到无源硅基础模块；其精细的重布线层 (RDL) 承载着短而密集的模块间（tile-to-tile）链路。硅通孔 (TSV) 将连接穿过基础模块传输到封装基板，然后再由基板将它们扇出（fan out）到粗得多的主板焊点。基础模块提供互连，而计算操作则保留在其上方的有源模块中。

在计算模块边缘，较高倍数的插图显示局部微凸块间距约为 25.24 微米，特征宽度为 12.33 微米。

穿过计算和图形模块的 Panther Lake 封装横截面。来源：SemiAnalysis

Panther Lake 俯视图，显示了横截面的截取位置。来源：SemiAnalysis

这些局部间距比英特尔标称的 Foveros-S 数值更小。X 射线场进一步证实了相邻凸块更加紧密，这在每个模块上发现的所有裸片到裸片（die-to-die）区域中都是一致的。付费墙后提供了更多的 X 射线分析。

GPU D2D 区域，带有标注的局部相邻凸块间距。来源：SemiAnalysis

将内存控制器放在 CPU 旁边，消除了 Meteor Lake 和 Arrow Lake 中 CPU 内存请求所需的 D2D (裸片到裸片) 传输。这避免了额外的发射器、接收器和链路遍历，从而节省了接口能耗并降低了延迟。Panther Lake 的独立 GPU 仍需穿过 D2D 链路才能到达 DRAM，因此其更大的本地缓存也有助于遏制封装流量。

较小的裸片含有随机致命缺陷的可能性较小，且在组装前对它们进行筛选可防止一个损坏的模块消耗掉一整套优质硅片的封装。重用还将设计和验证工作分摊到了更多产品上。与这些收益相对应的是，英特尔需要为无源基础模块、D2D 电路、额外的键合和测试步骤，以及组装过程中的损耗买单。整个产品组合中每个有效产品的成本反映了晶圆良率、重用、测试和组装的综合影响。

英特尔于 2026 年 4 月 16 日推出了酷睿 3 系列（前身为 Wildcat Lake），面向高性价比移动和边缘系统。Wildcat Lake 保留了 18A 工艺，但移除了无源基础模块，并将更多功能整合到单一裸片上，以简化封装。因此，这两款产品展示了将同一种尖端工艺商业化的两种截然不同的方式。[41]

Panther Lake 与 Wildcat Lake 封装对比。来源：SemiAnalysis

Wildcat Lake 的 18A 裸片结合了多达两个 Cougar Cove P 核、四个 Darkmont LP E 核、两个 Xe3 核心以及一个较小的 NPU。一个独立的平台控制器裸片提供 I/O，通过 UCIe 连接，这是英特尔针对该标准的首次处理器实现。整合图形处理功能消除了模块边界和无源基础模块，从而降低了这款带宽适中的性价比产品的组装复杂性。它还将 CPU 和图形芯片的扩展绑定在同一个裸片上，从而放弃了 Panther Lake 换用大得多 GPU 的能力。

Wildcat Lake 裸片照片。来源：SemiAnalysis

2021 年 7 月，英特尔首席执行官帕特·基辛格 (Pat Gelsinger) 制定了一项雄心勃勃的工艺路线图，旨在到 2025 年重新夺回性能领先地位，这后来被描述为“四年五个节点”。五年过去，经历了一任 CEO 的交替后，英特尔的复苏故事并不像帕特当初可能希望的那样毫无悬念地乐观。

英特尔曾引领工艺技术的步伐，比行业其他公司早数年将高-k 金属栅极技术和 FinFET 投入量产。其 22 纳米 FinFET 工艺随着 2012 年的 Ivy Bridge 面向消费者推出。[46] 英特尔的集成设备制造 (IDM) 模式允许其架构师和工艺工程师共同优化产品和工艺。从 Sandy Bridge 开始，英特尔主导了 x86 市场，而 AMD 则在 Bulldozer (推土机) 架构上苦苦挣扎。

这一领先优势在 14 纳米节点出现动摇，并在 10 纳米节点被打破。英特尔的目标是实现 2.7 倍的巨大密度提升，但该节点迟到了数年，并且需要经过多次修订才能支持英特尔的完整产品线。这种延迟迫使英特尔将 14 纳米工艺延伸使用了六代产品，而与此同时，台积电在工艺技术上不断向前推进，AMD 也在 x86 市场上实现了复苏。

到 2019 年，英特尔的大多数产品线仍在使用 14 纳米工艺出货，其 10 纳米客户端产品的产能爬坡主要集中在 Ice Lake 移动处理器上。与此同时，台积电正在出货 N7 和 N7+，AMD 的 Zen 2 计算芯粒 (chiplets) 则利用 N7 工艺提高了核心数量并提升了能效。

英特尔在工艺上的失败是其衰落的核心原因，但不合理的商业决策进一步加剧了其下滑。产品延迟叠加产品失误，导致客户端、服务器和 FPGA 路线图未能按计划进行。多次进军人工智能（Nervana 和 Gaudi）及网络领域（Tofino）的尝试，也未能建立起持久的业务。

英特尔的复苏主要集中在消费者 CPU 和先进封装上。Tiger Lake、Alder Lake、Lunar Lake 以及现在的 Panther Lake，恢复了英特尔在消费者产品上的路线图。在工艺方面，英特尔 4 随 Meteor Lake 出货，英特尔 3 随 Granite Rapids 和 Sierra Forest 出货，而英特尔 18A 则随 Panther Lake 出货。英特尔也将先进封装作为其代工服务产品的一部分。然而，英特尔在服务器领域仍在奋力追赶。几代 Xeon 处理器的推出晚了数年，并且在性能、能效和核心数量上落后于同期的 AMD 和 Arm 服务器 CPU。工艺路线图已经回归，但英特尔并未能重新占据其在 10 纳米工艺之前所拥有的那种工艺技术领导地位。

全环绕栅极纳米片和背面供电网络的引入，是十年来晶体管集成领域最大的两项变革。英特尔同时推进了这两项变革：在 Panther Lake 中，18A 工艺将英特尔的首代 RibbonFET 与 PowerVia 技术结合在了一起。

Panther Lake 是一个重要的制造里程碑。我们的横截面图显示了 RibbonFET 和 PowerVia 如何重塑局部触点和布线，而平面规划图则展示了架构整合和工艺选择在何处节省了面积。然而，持久的竞争优势仍取决于产品的性能、成本、良率，以及下一次的技术实现。

（来源：semianalysis）