重磅！华为何庭波正式提出τ缩放定律，晶体管密度直指1.4纳米制程，麒麟2026首发验证

2026年5月25日，上海，2026年IEEE国际电路与系统研讨会（ISCAS）。

华为半导体负责人何庭波在主题演讲中正式提出τ缩放定律。

同日，她在预印本平台ChinaXiv发表论文《A Time Scaling Theory for Multi-Layer Electronic Systems》，系统阐述了这一原则。

何庭波在论文中写道，过去六年，她领导的团队在移动SoC、AI加速器、系统互连和封装领域横跨381颗量产芯片验证了τ缩放定律。这篇论文正是六年工作的方法论总结，也是一份面向整个行业的邀请。

τ缩放定律的核心主张是：将时间常数τ而非晶体管面积作为半导体演进的首要优化目标，将其作为统一指标贯穿从晶体管到数据中心工作负载的十二个数量级。

这是自1974年邓纳德缩放定律以来，第一个为整个计算栈提供统一优化目标的缩放原则。

摩尔定律正在终结

过去60年，半导体行业靠一件事驱动进步：缩小晶体管。

这个逻辑在7nm以后开始失效，原因是多方面的。

物理层面：极紫外光刻（EUV）折旧费用已主导晶圆成本，光刻工艺正在逼近图案化的物理极限。信道长度缩短对本征延迟的改善，从平方关系退化为线性关系，局部互连的寄生电阻和电容越来越主导标准单元的延迟预算。

经济层面：先进制程单颗芯片设计费用已超过10亿美元，先进节点的单位晶体管成本不再下降，在某些情况下甚至出现反转。

对华为半导体来说，这个转折点来得更早。访问最先进光刻设备的限制，让团队不得不提前面对一个整个行业迟早都要面对的问题：该缩放什么，朝什么目标缩放？

六年前，几何路线图遭遇瓶颈，这逼出了一个更根本的答案。

时间，才是真正的货币

τ缩放定律的核心论断是：摩尔定律的本质从来不是几何尺寸，而是时间。

晶体管缩小，是因为更小的晶体管开关更快。互连变密，是因为信号传播距离更短。集成度提高，是因为数据跨越的边界更少。每一代进步，本质上都是在压缩时间，从器件层的皮秒到纳秒，从芯片层的纳秒到微秒，再到系统层的微秒到秒。几何缩放只是压缩时间的手段之一，而不是唯一手段。

基于此，τ缩放定律将一个特征时间常数τ定义为整个计算栈的统一优化目标，覆盖范围跨越12个数量级，从皮秒级的晶体管开关，到秒级的数据中心工作负载。

τ在各层分别对应不同的优化机制：

晶体管层，通过载流子迁移率增强、应变工程、高κ金属栅和全环绕栅（GAA）架构来降低本征开关延迟，越来越关键的是降低局部互连的寄生电阻和电容。

电路层，通过低电阻率导体、低κ介电材料，以及最关键的垂直集成缩短连线长度，降低信号路径的RC传播延迟。

芯片层，通过架构选择、流水线深度、存储层次和片上互连来降低计算和存储访问延迟。

系统层，通过互连拓扑、协议栈和互连架构设计来降低端到端消息和同步时间。

生产实践给出了一个代际规律：τ每年改善倍数α，对功耗受限的移动设备约为1.3倍，对安全关键的自动驾驶系统约为1.5倍，对AI工作负载可以高达10倍（因为吞吐量直接转化为经济价值）。

τ作为有效的主要指标，而不仅仅是对现有指标的重新标注，在于它在整个计算栈中是同一个指标。频率、延迟、带宽和吞吐量，在各自层次上都由τ主导。工艺工程师、电路设计师和系统架构师可以用相同单位讨论同一个量。

LogicFolding：固定节点上的密度跃升

第一个大规模产品验证来自手机端。

手机SoC是整个系统只有一颗芯片的特殊情况，没有多路并行，所有性能来自单颗芯片，功耗受限于几瓦，散热受限于手持形态。在固定制程节点下如何继续提升，华为的答案是LogicFolding。

LogicFolding的定义是：将数字、模拟和存储电路分布到垂直堆叠的有源层上，联合优化性能、功耗和面积，遵循时间缩放原则。

传统设计将所有电路铺在同一平面，连线越长，寄生RC越大，关键路径越慢。LogicFolding放弃平面假设，把关键路径上的逻辑门分布到两个（未来更多）垂直堆叠的有源层上，通过超细间距混合键合连接。对电路设计者而言，两层表现为一个连续的单一平面。连线大幅缩短，寄生RC显著下降，时钟偏差收窄，同一节点下工作频率提升。

要让LogicFolding充分发挥优势，混合键合间距与顶层金属间距的齿轮比需要保持在约3以下，比值越低越好。目前顶层金属间距约720nm，对应的混合键合间距需在2μm以下，理想情况下齿轮比接近1，键合界面的布线开销趋于消失。实现这一间距，以及配套所需的叠对精度（低于0.5μm）、TSV尺寸（CD和KOZ低于1.5μm，间距低于6μm）和良率（通过智能冗余接近100%），需要与供应商和合作伙伴生态系统进行多年工艺开发。

麒麟2026上的实测数据：

晶体管密度从155 MTr/mm²一步跃升至238 MTr/mm²（密度计算使用公式 2×芯片面积/芯片高度，麒麟SoC设计的面积利用率为68%），这个幅度此前需要三年几何缩放才能实现。

性能核功耗效率提升41%，最高工作频率提升约13%，重回3.1 GHz。

跨上下两层构建的高速片上网络数据路径，占用面积减少55%，供电稳定性改善。

片上时钟偏差调节方案独立贡献了5%以上的SoC性能提升。

SRAM工作频率提升40%以上。

一个典型处理器核上，时钟缓冲器数量减少50%以上，时钟偏差减少25%，连线长度缩短约30%。

上述结果在固定制程节点下实现，不依赖新的光刻步骤。

麒麟2026的LogicFolding属于保守实现：混合键合间距达到1.5μm，TSV落点仅推进一步，折叠只应用于关键路径而非全芯片。即便如此，频率已回到3.1 GHz。

根据路线图，从2026年到2035年，晶体管密度预计向400 MTr/mm²及以上推进，相当于1.4nm制程水平。CPU性能和频率预计到2029年达到4 GHz及以上。

AI数据中心：τ缩放

τ缩放定律能否从手机端平移到AI数据中心？

能。但需要把τ作为系统级目标，跨越整个链路，而不是局限在单个加速器内部。

两个基本事实决定了AI端τ论断的形态。

第一，AI系统规模持续扩大，从一颗芯片，到数十颗，到数百颗，到数万颗，过去十年聚合算力增长了约六个数量级。

第二，现代AI系统的能源预算和材料预算主要被数据消耗。大型AI集群超过80%的能量用于数据搬移，超过70%的系统成本分配给数据存储。减少数据在传输中消耗的时间，与减少计算本身消耗的时间同等重要。

华为通过三个协同层次在AI规模实例化中实现τ缩放：统一总线（Unified Bus）、近封装光引擎（Hi-ONE）和3D折叠（3D Folding）。

统一总线（UB）

传统多节点多加速器架构将数据搬移叠加在多层协议上：主机侧是PCIe，机箱内是NVLink或专有互连，机箱间是以太网或InfiniBand，再上面是软件栈的远程内存访问。每一层转换都带来额外延迟、降低可靠性、增加成本。

统一总线用单一协议替换这一协议栈，覆盖机箱内和机箱间，以原生内存语义实现全对等数据传输，由硬件管理一致性，取代软件消息传递。

实测结果：端到端远程访问延迟从TCP/IP类协议栈的数十微秒压缩至约100纳秒，系统τ沿主要通信轴降低约500倍。机架规模下，系统接近单一全局一致机器，内部称为系统即单芯片（System-as-One-Chip）。

Hi-ONE

铜缆在单芯片400 Gb/s带宽时可靠，但到多Tb/s时SerDes到达物理极限，铜缆过于笨重，面板安装不可行，热量和供电余量耗尽。

Hi-ONE（高密度光互连节点引擎）每模块提供8 Tb/s带宽，与AI芯片的UB带宽匹配，将SerDes传输距离从约100cm缩短至约5cm，消除笨重线缆，连接距离从不足1米延伸至100米，让高密度分布式数据中心的互连在物理上可行。

Hi-ONE采用线性方案：模拟均衡增强驱动器和跨阻放大器，允许UB协议容忍适度放宽的误码率。这是在协议层和物理层之间做出跨层权衡的典型体现，降低功耗、成本和集成复杂度。

3D折叠：解决N²与N的困境

传统2.5D AI芯片存在一个结构性矛盾：逻辑芯粒居中，HBM堆叠和SerDes沿边缘分布，电压调节器环绕封装。计算容量随芯片面积N²增长，但存储带宽、互连和供电电流都通过边缘传输，只随周长N线性增长。

这一矛盾随芯片面积增大而不断扩大，与底层制程节点无关，任何晶体管级改进都无法弥补拓扑层面的缺陷。

3D折叠通过将边缘绑定资源迁移到表面来解决这一问题：背面供电和集成电压调节器承担供电，混合键合堆叠承担存储，近封装Hi-ONE承担光互连。迁移到垂直表面后，这些资源全部按N²增长，与计算容量的增速匹配。封装不再是被存储和SerDes包围的逻辑芯粒，而是存储、互连、供电和逻辑一起增长的垂直集成堆叠。

路线图：到2030年前，昇腾系列加速器（昇腾910C，2025年；昇腾950，2026年）依托芯粒、2.5D扇出和3D堆叠。2030年前后，昇腾990将把LogicFolding引入AI加速器类别，此后3D折叠成为主要演进载体，到2035年硬件集成度预计增长超过100倍。

逻辑与存储：从分离到再融合

τ缩放定律的一个推论涉及产业结构。

8086时代，行业有意将处理器和存储通过标准化总线解耦，两个产业因此得以独立演进：处理器沿摩尔曲线快速推进，存储厂商发展出庞大的独立市场。

AI时代正在逆转这一解耦。计算密度的持续提升将存储带宽、延迟、功耗和封装推向极限。HBM、混合键合、3D堆叠SRAM，都是同一个底层事实的表现：对现代AI工作负载而言，数据搬移与计算本身同等关键，逻辑与存储正在被重新驱向紧密物理集成。随着两者融合，供应链中的影响力正在向存储和封装厂商转移。

技术方向是明确的，经济层面的解决方案尚未确定。τ缩放定律通过让每一层分离的跨层代价显化，确保这一问题无法被推迟处理。

尚未解决的问题

τ缩放定律目前仍有若干重要问题悬而未决。

工具链和方法论：当前EDA工具为面积、时序和功耗沿三个独立轴优化的时代所开发，系统τ作为残差出现。完整的LogicFolding要求工具链把多层堆叠芯片视为单一连续设计实体，在完整三维体积内进行单元粒度的逻辑划分，执行跨芯片路径的时序收敛，处理传统二维工具无法有效应对的垂直互连寄生、KOZ排除和晶圆间工艺变异。内部已开发初步工具并取得有用结果，方法论细节将在未来数月内发表。τ原生工具链是未来十年最重要的基础投入。

晶圆间工艺变异：LogicFolding将来自不同批次甚至不同节点的晶圆键合在一起，晶圆间Vth、驱动电流和互连RC的变异远大于晶圆内变异，对时钟分布和保持时间余量影响最大，需要智能冗余、自适应补偿和τ感知签核流程来应对。

垂直互连开销：每个混合键合和每个TSV都有有限的电阻电容代价，TSV禁止区占用标准单元空间。LogicFolding必须逐层满足不等式：折叠前（互连加布线）的τ大于折叠引入的RC延迟。这一门槛在移动端关键路径和存储上已被跨越，边界将随键合间距缩小而移动。

能量约束：τ是时间定律，不是焦耳定律。一个运算速度提升10倍但功耗同样增加10倍的系统不违反任何缩放原则，但会超出电网容量。τ缩放因此需要能量伴生措施：内存语义互连消除协议栈开销，近封装和共封装光学器件将每比特传输能耗降低数量级，背面供电，存储内或近存储计算，以及在数据中心规模将τ余量换回功耗的方法（即数据中心规模的动态电压频率调节，与手机省电原理相同）。

基准测试：现有行业基准（Linpack、MLPerf、SPEC）为每个工作负载只需一个标量的时代设计。τ缩放行业需要τ轮廓基准，即揭示系统每一层主导τ及该层剩余余量的向量。主导τ所在层，就是下一步投资应该去的地方。

6年381颗，10年路线图

从2020年5月到2026年5月，华为半导体设计并量产了381颗芯片，覆盖移动、AI、汽车、工业和基础设施市场。在这个产品组合中，τ缩放论断的核心观点持续得到验证：

器件和电路层，晶体管密度从155 MTr/mm²上升，预计到2031年达到400+ MTr/mm²，相当于1.4nm制程水平。

芯片层，LogicFolding在固定制程节点的旗舰移动SoC上证明，关键路径频率、功耗效率和密度可以继续提升。

系统层，统一总线和Hi-ONE证明，数百微秒的通信τ可以压缩到数百纳秒，多机架AI集群可以表现为单一一致机器。

更深层的主张是方法论层面的。τ缩放定律是自邓纳德以来第一个为整个计算栈提供共同优化目标的缩放原则。它告诉工艺工程师、电路设计师、架构师、系统工程师和软件团队：这些人现在优化的是同一个量，单位相同，任何单层的改进必须传导到系统τ才算数。

它也向行业策略师和资本配置者表明：下一个美元应该跟着τ走，而不是跟着节点走。竞争性能不再需要永远驻留在光刻前沿，封装、存储带宽和互连设计现在具备了此前只有先进逻辑节点才拥有的战略分量。

几何时代已经结束。通过微缩实现加速的时代，正让位于通过多层电子系统τ优化实现加速的时代。

注：本文所有观点来自华为官方推文和何庭波论文，请谨慎评论，不代表本人观点

参考：

https://www.huawei.com/en/news/2026/5/ieee-iscas-tau-scaling?utm_medium=psm&utm_source=twitter&utm_campaign=media-center

https://chinaxiv.org/abs/202605.00224